摘要
设计了一个适用于 MPEG2 MP@ML 标准的视频解码器结构 ,用 VHDL 语言进行了系统级的仿真和综合。系统工作时钟频率 40 MHz。用标准图象测试序列进行了验证 ,给出了测试结果和有关参数 ,满足 MPEG2 MP@ML 视频解码的实时处理要求。
VLSI architecture for MPEG2 MP@ML video decoder is proposed in this paper and it is simulated by VHDL.The system can work at 40MHz.Good results have been presented by using a standard test sequences.The structure can be used in MPEG2 MP@ML video decoder.
出处
《半导体技术》
CAS
CSCD
北大核心
2000年第3期23-26,共4页
Semiconductor Technology
