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FPGA跨时钟域亚稳态研究 被引量：13

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摘要 在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免。针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性。
作者 周伟 杜玉晓 杨其宇 张育俊 曾浩
机构地区 广东工业大学自动化学院
出处 《电子世界》 2012年第3期87-89,共3页 Electronics World
关键词 亚稳态 建立时间 保持时间 异步FIFO 握手协议
分类号 TN402 [电子电信—微电子学与固体电子学]
  • 相关文献

参考文献7

二级参考文献11

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共引文献78

同被引文献84

引证文献13

二级引证文献55

电子世界
2012年 第3期

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