文摘为了缓解SiC UMOSFET栅底部的电场尖峰问题,优化击穿电压(Breakdown Voltage,BV)和特征导通电阻(Ron,sp)的折中关系,利用Sentaurus TCAD仿真软件研究了一种含高k栅介质层与P型屏蔽区的4H-SiC超结UMOSFET结构(Hk SiC SJ UMOS)。该结构在沟槽底部加入了P型屏蔽层来减小栅电场,采用多次外延生长与高能离子注入的方法引入了上下浓度不同的两段P柱形成超结结构,从而在保持高击穿电压的同时降低了特征导通电阻,此外高k栅介质层的加入可以使电场分布更加均匀,同时增加漂移区表面的电荷量以降低特征导通电阻。仿真结果表明,与传统SiC UMOSFET结构(Conv SiC UMOS)相比,未加入高k介质的SiC超结UMOSFET结构(SiC SJ UMOS)击穿电压提升了23.4%,特征导通电阻下降了14.6%,而加入高k介质层后的结构(Hk SiC SJ UMOS)与传统结构相比击穿电压提高了27.8%,特征导通电阻降低了31.1%,其FoM优值是传统结构的约2.37倍,具有更优良的电学特性。
