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Overview of Energy-Efficient Successive-Approximation Analog-to-Digital Converters: State-of-the-Art and a Design Example 被引量:1
1
作者 Sheng-Gang Dong Xiao-Yang Wang +2 位作者 Hua Fan Jun-Feng Gao Qiang Li 《Journal of Electronic Science and Technology》 CAS 2013年第4期372-381,共10页
This paper makes a review of state-of-the- arts designs of successive-approximation register analog-to-digital converters (SAR ADCs). Methods and technique specifications are collected in view of innovative ideas. A... This paper makes a review of state-of-the- arts designs of successive-approximation register analog-to-digital converters (SAR ADCs). Methods and technique specifications are collected in view of innovative ideas. At the end of this paper, a design example is given to illustrate the procedure to design an SAR ADC. A new method, which extends the width of the internal clock, is also proposed to facilitate different sampling frequencies, which provides more time for the digital-to-analog convert (DAC) and comparator to settle. The 10 bit ADC is simulated in 0.13 μm CMOS process technology. The signal-to-noise and distortion ratio (SNDR) is 54.41 dB at a 10 MHz input with a 50 MS/s sampling rate, and the power is 330 μW. 展开更多
关键词 analog-to-digital converter asynchro-nous clock review successive-approximation registeranalog-to-digital converters.
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Analog-to-digital conversion of information in the retina
2
作者 Andrey N. Volobuev Eugeny. S. Petrov 《Natural Science》 2011年第1期53-56,共4页
We considered the physiological mechanisms of functioning of the retina’s neural network. It is marked that the primary function of a neural network is an analog-to-digital conversion of the receptor potential of pho... We considered the physiological mechanisms of functioning of the retina’s neural network. It is marked that the primary function of a neural network is an analog-to-digital conversion of the receptor potential of photoreceptor into the pulse-to-digital signal to ganglion cells. We showed the role of different types of neurons in the work of analog-to-digital converter. We gave the equivalent circuit of this converter. We researched the mechanism of the numeric coding of the receptor potential of the photoreceptor. 展开更多
关键词 analog-to-Digital CONVERTER A GANGLION Cell Oscillator of clock Frequency Pulse Intensity Neuron Action Potential the RETINA PHOTORECEPTOR Digital-to-analog CONVERTER
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高精度流水线逐次逼近混合型模数转换器设计 被引量:1
3
作者 叶茂 白春阳 +1 位作者 郑肖肖 赵毅强 《湖南大学学报(自然科学版)》 北大核心 2025年第2期140-150,共11页
为满足数字X射线系统中光电二极管阵列读出电路对平均性能优越的模数转换器(analog-to-digital converter,ADC)的要求,设计一款高精度流水线逐次逼近混合型模数转换器.采用带有预放大级的增益增强型放大器结构,实现了高能效运放设计.使... 为满足数字X射线系统中光电二极管阵列读出电路对平均性能优越的模数转换器(analog-to-digital converter,ADC)的要求,设计一款高精度流水线逐次逼近混合型模数转换器.采用带有预放大级的增益增强型放大器结构,实现了高能效运放设计.使用最低有效位(least significant bit,LSB)平均抗噪声方法,简化第二级比较器结构,有效降低了系统功耗.运用基于延迟锁相环(delay-locked loop,DLL)反馈环路实现比较器时钟自调节,提高了异步时序鲁棒性.基于0.18µm EPI BCD工艺完成对ADC电路设计、版图绘制和后仿真验证.在5.0 V供电电压、5 MS/s采样率的条件下,有效位数ENOB为15.61 bit,信噪失真比SNDR为95.73 dB,非杂散动态范围SFDR为110.72 dB. 展开更多
关键词 集成电路 模数转换器 LSB平均抗噪声 DLL时钟自调节环路 高能效运放
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基于双缓冲技术的GDI+无闪烁绘图 被引量:23
4
作者 江建国 温少营 张瑞楠 《计算机应用》 CSCD 北大核心 2012年第A02期136-139,共4页
图形闪烁是使用GDI+编写Windows窗体应用程序时经常遇到的一个问题。在深入分析窗体重绘模型基础上,阐述了图形闪烁的本质原因。利用.NET框架中内置的双缓冲技术,提出了两种GDI+无闪烁绘图方法。以模拟时钟程序为例,说明了这两种方法都... 图形闪烁是使用GDI+编写Windows窗体应用程序时经常遇到的一个问题。在深入分析窗体重绘模型基础上,阐述了图形闪烁的本质原因。利用.NET框架中内置的双缓冲技术,提出了两种GDI+无闪烁绘图方法。以模拟时钟程序为例,说明了这两种方法都非常简便且有效。 展开更多
关键词 双缓冲 无闪烁绘图 图形闪烁 GDI+ NET框架 模拟时钟
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DotNet环境下分布式并发离散事件仿真建模与实现 被引量:1
5
作者 胡斌 章德宾 张金隆 《计算机工程与科学》 CSCD 2007年第7期96-101,109,共7页
DotNet环境对多线程技术提供了良好的支持,对于分布式离散事件,多线程技术能够以最少代价、最便捷的方式实现其并发活动的仿真。异步多线程仿真编程中的主要问题是线程的引入与控制、对各结点间的仿真时钟同步问题、线程间活动的同步与... DotNet环境对多线程技术提供了良好的支持,对于分布式离散事件,多线程技术能够以最少代价、最便捷的方式实现其并发活动的仿真。异步多线程仿真编程中的主要问题是线程的引入与控制、对各结点间的仿真时钟同步问题、线程间活动的同步与消息传递、临界变量的访问与保护机制等。从系统实现角度对这些问题进行分析是建模的必要条件。本文进一步讨论了各结点间通过消息交互的加工过程,最后以控制台方式将分布式离散事件仿真中的主要关键活动编程实现。通过对仿真实现全过程的讨论可以看出,多线程技术能够有效地实现分布式并发离散事件的仿真。 展开更多
关键词 分布式 UML 并发离散事件 多线程编程 模拟时钟同步
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应用于高速数据采集系统的超低抖动时钟电路 被引量:8
6
作者 李海涛 李斌康 +2 位作者 阮林波 田耕 张雁霞 《数据采集与处理》 CSCD 北大核心 2020年第6期1192-1199,共8页
分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频... 分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。 展开更多
关键词 高速数据采集 超低时钟抖动 相位噪声 时钟生成 模拟输入带宽
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基于线性调频信号的ADC时钟抖动误差分析 被引量:4
7
作者 唐婷 何子述 +1 位作者 韩春林 李会勇 《系统工程与电子技术》 EI CSCD 北大核心 2008年第6期1018-1021,共4页
模数转换器的时钟抖动引起输出信号的误差,该误差会影响后继的数字信号处理。分析了输入为线性调频信号时,模数转换器中由时钟抖动引起的误差。在给出误差平均功率表达式的基础上,推导出信噪比的近似计算公式。并利用该计算公式,对影响... 模数转换器的时钟抖动引起输出信号的误差,该误差会影响后继的数字信号处理。分析了输入为线性调频信号时,模数转换器中由时钟抖动引起的误差。在给出误差平均功率表达式的基础上,推导出信噪比的近似计算公式。并利用该计算公式,对影响信噪比的各种因素依次进行讨论,其中信号带宽和时钟抖动参数的增大都会降低输出信噪比,而信号时宽和采样频率的变化对信噪比影响非常小。仿真结果验证了信噪比计算公式的正确性。 展开更多
关键词 模数转换器 时钟抖动 线性调频信号 信噪比
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一种新型低抖动快速锁定时钟稳定电路 被引量:2
8
作者 张奉江 周述涛 +1 位作者 李儒章 张正璠 《微电子学》 CAS CSCD 北大核心 2008年第1期137-140,共4页
介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100... 介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100 MHz输入时钟频率下,输出时钟抖动为56 fs,电路的功耗仅有35 mW。 展开更多
关键词 时钟稳定电路 低时钟抖动 模拟集成电路
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一种用于模数转换器时钟管理电路的电荷泵 被引量:1
9
作者 周前能 李恒 +3 位作者 李红娟 张红升 杨虹 唐政维 《微电子学》 CAS 北大核心 2022年第4期539-543,共5页
采用0.13μm CMOS工艺,设计了一种用于模数转换器时钟电路的电荷泵。在共源共栅充/放电流源与其偏置电路之间增加传输门,有效地抑制了电荷泵关闭时产生的漏电流。同时,采用电流源提升技术,有效地提高了电荷泵充/放电电流支路的阻抗,抑... 采用0.13μm CMOS工艺,设计了一种用于模数转换器时钟电路的电荷泵。在共源共栅充/放电流源与其偏置电路之间增加传输门,有效地抑制了电荷泵关闭时产生的漏电流。同时,采用电流源提升技术,有效地提高了电荷泵充/放电电流支路的阻抗,抑制了沟道长度调制效应的影响,提高了电荷泵的电流匹配性。仿真结果表明,在1.2 V电源电压、20μA输出电流的条件下,输出电压的变化范围为0.13~0.93 V时,该电荷泵的充/放电电流失配低于1%。 展开更多
关键词 模数转换器 时钟管理电路 电荷泵
原文传递
利用ADC输出码密度测量时钟抖动的仿真研究 被引量:3
10
作者 乔崇 阮福明 +2 位作者 何正淼 吴义华 王砚方 《中国科学技术大学学报》 CAS CSCD 北大核心 2006年第6期621-624,共4页
在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以... 在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以利用修正模型对实际测量结果进行修正. 展开更多
关键词 时钟抖动 模数转换 码密度 信噪比 量化噪声
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ADC0809模数转换器的测试与研究 被引量:12
11
作者 陈晓风 《福建师范大学学报(自然科学版)》 CAS CSCD 2001年第4期37-38,47,共3页
使用多组不同频率和不同脉宽的工作时钟 ,定量测定分析 ADC0 80 9模数转换器的转换速度和转换结果 .测试结果表明 :该模数转换器的最高工作时钟频率可达 3MHz;工作时钟的脉冲宽度只要不小于 1 6 6ns就是有效的 .本测定结果为提高 ADC0 80
关键词 模数转换器 时钟频率 脉冲宽度 转换速度 ADC0809 工作原理 大规模集成电路
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信号串扰对高速模数转换器性能影响的分析 被引量:1
12
作者 孙磊 安建平 武岩波 《数据采集与处理》 CSCD 北大核心 2008年第4期486-491,共6页
基于实际电路的模数转换系统建立性能分析模型,分析电路信号串扰对转换时钟的干扰,并对转换时钟在信号串扰和噪声影响下的模数转换性能进行研究,推导出有信号串扰时的时钟抖动的模数转换解析表达式,证明转换结果含有和串扰信号频率相关... 基于实际电路的模数转换系统建立性能分析模型,分析电路信号串扰对转换时钟的干扰,并对转换时钟在信号串扰和噪声影响下的模数转换性能进行研究,推导出有信号串扰时的时钟抖动的模数转换解析表达式,证明转换结果含有和串扰信号频率相关的无穷多项高次谐波分量,并会导致模数转换器性能降低。仿真结果证明了相关分析的正确性,通过试验进一步说明了电路信号串扰对模数转换结果的影响。 展开更多
关键词 模数转换器 时钟抖动 信噪比 电路噪声
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一种高速高宽带主从式采样保持电路 被引量:3
13
作者 丁浩 王建业 +1 位作者 刘伟 熊永忠 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2018年第4期123-128,共6页
基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式... 基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补三极管抵消了时钟馈通的影响,将无杂散动态范围控制在33~38dB.对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率. 展开更多
关键词 高速高宽带 主从式采样 采样保持电路 信号馈通 时钟馈通 模数转换器
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单向时延测量的时钟同步技术及测量方法 被引量:4
14
作者 李波 张新有 《小型微型计算机系统》 CSCD 北大核心 2013年第8期1954-1958,共5页
单向时延测量是分析和评价网络端到端性能的重要参数,主机之间的时钟偏移和时钟频差会给单向时延测量引入不可忽视的误差.针对传统消除时钟频差中线性规划法对误差判别和处理数据量的不足,提出了极限类比的方法来估计时钟频差系数,并采... 单向时延测量是分析和评价网络端到端性能的重要参数,主机之间的时钟偏移和时钟频差会给单向时延测量引入不可忽视的误差.针对传统消除时钟频差中线性规划法对误差判别和处理数据量的不足,提出了极限类比的方法来估计时钟频差系数,并采用类PTP技术构造时钟同步来消除时钟偏移对测量结果的影响,本方法相比传统线性规划法有计算复杂度小、计算快捷的优点,在网络时延固定变化时,该方法更能准确反映网络时延变化,最后针对实际的网络时延测量结果进行了分析,验证了该方法的通用性和可行性. 展开更多
关键词 时钟频差 时钟偏移 PTP 极限类比
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2×455位高速CCD模拟延迟线的研制
15
作者 刘俊刚 赵文伯 《半导体光电》 CAS CSCD 北大核心 1993年第2期138-141,147,共5页
采用二相埋沟结构,研制成了2×455位高速 CCD 模拟延迟线,其动态范围达到46dB,时钟频率超过10MHz。本文详细地叙述器件设计,并对器件的主要参数进行分析讨论。
关键词 模拟延迟线 时钟频率 延时线
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10 bit 80 Msample/s流水线ADC的电路级设计 被引量:2
16
作者 郑晓燕 仇玉林 《电子器件》 CAS 2007年第5期1819-1821,1825,共4页
实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降... 实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比. 展开更多
关键词 模数转换器 流水线 栅压自举开关 增益提升运放
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基于电流源拆分均衡布局的14 bit 200 MS/s电流舵DAC设计
17
作者 戴澜 江礼阳 韩小娟 《微电子学与计算机》 CSCD 北大核心 2016年第11期60-63,共4页
对一种高性能的14bit 200 MHz电流舵型数模转换器进行设计.对电流舵DAC主要误差进行分析建模,并以此为依据结合工艺特性计算电流源单元晶体管大小;采用一种新型限幅电路减少输出毛刺;对输出电流源单元和开关阵列采用Q^2 Random Walk布... 对一种高性能的14bit 200 MHz电流舵型数模转换器进行设计.对电流舵DAC主要误差进行分析建模,并以此为依据结合工艺特性计算电流源单元晶体管大小;采用一种新型限幅电路减少输出毛刺;对输出电流源单元和开关阵列采用Q^2 Random Walk布局减少工艺误差,最后采用SMIC 0.18μm混合CMOS工艺对芯片进行实现.采用3.3V/1.8V供电,输入信号频率为1 MHz和20 MHz,采样频率为200 MHz时,SFDR后仿真结果分别为100.1dB,88.3dB. 展开更多
关键词 数模转换器 毛刺 时钟馈通 电流源阵列
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TLC1549串口传输与单片机的A/D设计 被引量:8
18
作者 王利军 《国外电子元器件》 2007年第10期61-63,67,共4页
详细介绍了TLC1549系列模数转换器的特点及工作原理,然后根据TLC1549的工作时序和A/D转换原理针对实际问题编写了详细的汇编语言程序。
关键词 MD转换 采样 I/O时钟 片选 TLC1549
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改进型电阻负载环形振荡器 被引量:1
19
作者 汪鹏 陈跃宁 徐征 《沈阳师范大学学报(自然科学版)》 CAS 2009年第4期427-429,共3页
在传统的环行振荡器的基础上,提出一种改进型的环形振荡器。克服了由于门电路的传输延迟时间极短,难以获得较低的振荡频率,而且频率不易调节的缺点,并通过仿真得到了电源电压与振荡频率的关系。
关键词 环形振荡 模拟电路 时钟电路
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一种新型的高速时钟数据恢复电路的设计和验证 被引量:1
20
作者 叶国敬 孙曼 +1 位作者 郭淦 洪志良 《固体电子学研究与进展》 CAS CSCD 北大核心 2007年第4期529-534,共6页
针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构... 针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm^2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。 展开更多
关键词 模拟集成电路 时钟数据恢复 鉴频器 半速 非归零码
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