对数跳跃加法器的算法及结构设计 被引量：7

1

作者 贾嵩 刘飞 +2 位作者 刘凌 陈中建 吉利久 《电子学报》 EI CAS CSCD 北大核心 2003年第8期1186-1189,共4页

本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积... 本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW . 展开更多

关键词 加法器 对数跳跃 结构设计 进位结合

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三值光计算机的对称三进制半加器原理设计 被引量：6

2

作者 蔡超 金翊 +1 位作者 包九龙 汪宇涛 《计算机工程》 CAS CSCD 北大核心 2007年第17期278-279,共2页

提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加... 提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加法运算的规律,介绍了所设计半加器的工作原理,为三值光计算机逻辑运算器以及后续研究提供了理论指导意义。 展开更多

关键词 光计算机 半加器 三值计算机 对称三进制

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多位快速加法器的设计 被引量：3

3

作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多

关键词 半加器 全加器 超前进位加法器 二叉树法

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基于加法生成器的低功耗测试 被引量：3

4

作者 肖继学 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第5期792-797,共6页

本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量... 本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15．282%,对于16位超前进位加法器,则降低了12．21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。 展开更多

关键词 加法器 生成器 内建自测试 编码 格雷码 功耗

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16位超前进位加法器的设计 被引量：8

5

作者 谢莹 陈琳 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第4期450-454,共5页

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多

关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器

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顶层进位级联CLA的算法与设计规则 被引量：6

6

作者 王礼平 王观凤 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第7期88-91,共4页

提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、... 提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、最优分组方案等重要结果 。 展开更多

关键词 超前进位加法器 顶层进位级联 延迟时间公式 设计规则

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32位快速乘法器的设计 被引量：2

7

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法

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超前进位加法器的延迟时间公式与优化设计 被引量：6

8

作者 王礼平 王观凤 《武汉理工大学学报（交通科学与工程版）》 北大核心 2004年第4期585-588,共4页

从门电路标准延迟模型出发 ,在超前进位加法器单元电路优化的基础上 ,给出了超前进位加法器延迟时间公式 ,阐明了公式中各项的意义 .推导出模块延迟时间公式、最大级联数 Km( max) 、最优分组方案等重要结果 .并与功耗、面积约束一起 ,... 从门电路标准延迟模型出发 ,在超前进位加法器单元电路优化的基础上 ,给出了超前进位加法器延迟时间公式 ,阐明了公式中各项的意义 .推导出模块延迟时间公式、最大级联数 Km( max) 、最优分组方案等重要结果 .并与功耗、面积约束一起 ,归纳出超前进位加法器的优化设计规则 . 展开更多

关键词 超前进位加法器 延迟时间公式 设计规则 优化设计

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浮点加法器中进位传递问题的合并处理 被引量：2

9

作者 钱刚 沈绪榜 +2 位作者 李莉 赵宁 许琪 《微电子学与计算机》 CSCD 北大核心 2001年第3期33-36,共4页

文章首先介绍了浮点加法器中可能存在的三个进位传递问题，然后论述了这三个进位传递问题合并实现的可行性，最后给出了一种合并设计的方法，并应用于LS RISC微处理器芯片中，缩短了运算路径及芯片的面积，提高了芯片的性能。

关键词 浮点加法器 微处理器 芯片 合并处理 进位传递

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超前进位加法器基本单元电路及其组合方案的优化设计 被引量：5

10

作者 王礼平 王观凤 《中南民族大学学报（自然科学版）》 CAS 2004年第2期41-45,共5页

从体现资源 (面积 )、速度、功耗的各个方面分析了超前进位加法器进位传输函数的 2种定义和基本单元电路及其 3种组合方案 .完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法 .

关键词 超前进位加法器 基本单元电路 组合方案 优化设计

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二级进位跳跃加法器的优化方块分配 被引量：3

11

作者 崔晓平 王成华 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2007年第4期495-499,共5页

提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩... 提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩短关键路径的延时.给出了加法器门级延时、复杂度的分析,分析结果显示,通过优化方块分配,可以以较少的额外门电路获得快速的进位跳跃加法器.该加法器已用PSPICE仿真工具进行了功能验证和仿真.PSPICE仿真分析表明,所提出的二级优化方块分配进位跳跃加法器的速度优于等尺寸二级进位跳跃加法器. 展开更多

关键词 加法器 进位跳跃加法器 门级延时 优化方块分配

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超前进位加法器混合模块延迟公式及优化序列 被引量：4

12

作者 王礼平 王观凤 《微电子学与计算机》 CSCD 北大核心 2005年第1期152-155,共4页

为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意... 为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。 展开更多

关键词 超前进位加法器(CLA) 混合模块 延迟时间公式 速度优化序列

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基于方块超前进位的快速进位跳跃加法器 被引量：2

13

作者 崔晓平 王成华 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2006年第6期786-790,共5页

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块... 提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。 展开更多

关键词 加法器 进位跳跃加法器 超前进位 门级延时

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4个加数的并行加法器及扩展接口的研究 被引量：2

14

作者 刘杰 易茂祥 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第11期1683-1686,共4页

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。 展开更多

关键词 算术逻辑运算单元 加法器 超前进位加法器

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可编程可集成光电混合液晶编码32比特加法器模块 被引量：1

15

作者 余飞鸿 吴平凡 郑国武 《半导体光电》 CAS CSCD 北大核心 1993年第3期269-274,共6页

本文分析了脉动进位全加器进行叠代所需要的总位数和总次数,在此基础上,研究了液晶编码来实现逻辑运算的基本结构,设计了液晶编码光电混合32比特半加器模块及构成全加器所需要的电子学反馈系统,最后给出了实验结果。

关键词 液晶编码 加法器 可编程 可混合

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一种高速浮点加法器的设计实现 被引量：1

16

作者 唐世庆 尹勇生 刘聪 《微电子学与计算机》 CSCD 北大核心 2003年第8期163-166,共4页

浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与... 浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能。目前已经嵌入协处理器的设计中,并且流片测试成功。 展开更多

关键词 高速浮点加法器 设计 协处理器 运算部件 进位链

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X-DSP ALU与移位部件的设计与实现 被引量：1

17

作者 彭元喜 邹佳骏 《计算机应用》 CSCD 北大核心 2010年第7期1978-1982,共5页

针对DSP CPU的算术运算逻辑单元(ALU)与移位部件在性能、功耗与面积上面临的挑战,研究了X型DSP的CPU体系结构,在对X型DSP ALU部件和移位器部件相关指令进行归类分析的基础上,设计实现了ALU部件和移位器部件。采用Design Compiler综合工... 针对DSP CPU的算术运算逻辑单元(ALU)与移位部件在性能、功耗与面积上面临的挑战,研究了X型DSP的CPU体系结构,在对X型DSP ALU部件和移位器部件相关指令进行归类分析的基础上,设计实现了ALU部件和移位器部件。采用Design Compiler综合工具,基于SMIC公司0.13μm CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821 mW,电路面积为71042.9804μm2,工作频率达到250 MHz。 展开更多

关键词 数字信号处理器 算术运算逻辑单元 桶形移位器 核心加法器 验证

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6加数并行加法器及扩展接口的研究 被引量：1

18

作者 刘杰 易茂祥 《微电子学与计算机》 CSCD 北大核心 2009年第12期27-30,共4页

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加... 提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快. 展开更多

关键词 算术逻辑运算单元 加法器 超前进位加法器

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FPGA快速进位链设计 被引量：2

19

作者 张惠国 王文锋 于宗光 《常熟理工学院学报》 2007年第8期75-79,共5页

研究了FPGA中超前进位链和快速进位链的设计与实现,利用仿真结果比较了两者性能,介绍了FPGA快速进位链的设计思想并给出了具体设计。

关键词 快速进位 超前进位 FPGA

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基于修正BOOTH编码的32×32位乘法器 被引量：2

20

作者 崔晓平 《电子测量技术》 2007年第1期82-85,共4页

本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘... 本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘法器的运行速度。并用PSPICE仿真工具对其进行了功能验证和仿真。通过仿真分析比较,该32×32位乘法器的速度比传统的32位基于Wallace/Dadda的乘法器的速度快18.9%。 展开更多

关键词 修正布斯编码器 4:2压缩器 华莱士树型结构 超前进位加法器

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