摘要
介绍了使用VHDL描述有限状态机的方法，重点分析了综合过程中的难点并提供了解决方法。最后以乘法电路为例实现了可综合的FSM描述并通过门级仿真验证正确性。
The approach of description of finite state machine with VHDL is presented. This paper analyses the emphasises in the process of synthesis and provides the solutions. At last, it implements a synthetical multiplication circuit with VHDL and method presented, the function of it is proved correctly through logic simulation.
出处
《计算机工程》
CAS
CSCD
北大核心
2003年第15期82-83,143,共3页
Computer Engineering
基金
上海市教委基金项目(教委2001第66号01A05)
