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基于CPLD的虚拟智能频率计的VHDL设计

VHDL Design of Virtual Intelligent Frequency Meter Based on CPLD

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摘要介绍以 CPLD 为虚拟频率计核心,通过 MAX+PLUS Ⅱ开发平台,在 Windows 95/98下用DelPhi5.0实现操作界面,由 PC 机中 CPU 对外周期信号实现10^(-5)精度的智能化频率测量的 VHDL 设计思想和实现方案。

作者宋跃周明辉

机构地区湘潭师范学院物理与信息工程系

出处《电工技术》 2002年第3期41-42,共2页 Electric Engineering

关键词虚拟智能频率计 CPLD VHDL 设计频率测量 PC机

分类号 TM935.13 [电气工程—电力电子与电力传动]

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电工技术

2002年第3期

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