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μC和CPLD实现的频率ATS及VHDL设计

Auto Testing Frequency System Based on CPLD & μC and VHDL Design
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摘要 介绍以CPLD为虚拟频率计核,运用MAX+PLUSⅡ开发平台,在WINDOWS95/98下面DELPHI5.0实现人机交互界面,用PC机中CPU完成对外周期信号实现10^(-5)精度的智能化频率测量的VHDL设计思想和实现方案。 A virtual frequency meter is introduced with CPLD, the man-computer interface is realized with Delphi 5.0 in Windows 95/98. The cycle signals are tested intellectually by CPU in PC with the precision of 10^(-5) . The meter VHDL design idea and realizing plan are also given in the Max + plus Ⅱ .
出处 《仪表技术》 2002年第2期16-18,共3页 Instrumentation Technology
基金 湖南省教育厅资助科研项目(00C244)
关键词 UC CPLD VHDL 虚拟仪顺 频率测量 虚拟频率计] CPLD intellect and precision VHDL Virtual instrument
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参考文献1

  • 1侯伯亨.VHDL硬件描述语言与数字逻辑电路设计[M].西安:西安电子科技大学出版,2000..

共引文献21

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