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RS(256,252)译码过程中的乘法器和除法器 被引量：1

Multiplier and Divider for RS(256,252)
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摘要 详细介绍了在设计 RS( 2 5 6,2 5 2 )译码器过程中所用的乘法器和除法器 ,两种器件具有规则的结构 ,有利于用 VLSI硬件电路来实现。 This paper describes in detail how to design the multiplier and divider during the course of implementing RS(256,252)decoder . These two components have regular structure and can be easily realized on VLSI chips.
作者 杜平周
机构地区 中国科学院空间科学与应用研究所
出处 《电子工程师》 2002年第2期53-55,共3页 Electronic Engineer
基金 国家 92 1工程基金资助项目
关键词 乘法器 除法器 RS码 译码过程 finite field , multiplier, divider, dual basis, normal basis, very large scale integration
分类号 TP332.22 [自动化与计算机技术—计算机系统结构] TN911.2 [电子电信—通信与信息系统]
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参考文献9

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同被引文献8

引证文献1

二级引证文献3

电子工程师
2002年 第2期

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