摘要
设计了一个针对 ISCAS 85/89Benchmark,用于 RTL组合电路 Verilog HDL描述的编译器。这个编译器可以作为 RTL电路测试研究的辅助工具。在对 Verilog HDL和 RTL描述的特点进行分析的基础上 ,阐述了该编译器解析 Verilog HDL描述、创建功能模块类库和将 RTL描述转化为无层次分块的门级描述的基本原理 ,提出了主要问题的解决策略。
A Verilog HDL compiler for ISCAS85/89 Benchmarks as a utility for the study of RTL combinational circuits is introduced.On the basis of the analysis of features of Verilog HDL and RTL description,methods of the construction of the module library and the conversion from RTL HDL description to gate level description are showed.
出处
《湖南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2001年第4期99-103,共5页
Journal of Hunan University:Natural Sciences
基金
国家自然科学基金项目 ( 697330 1 0
699730 1 6)
