摘要
提出了一种利用FPGA设计一阶全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型。仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致。
A way of designing a first- order All Digital Phase- Locked Loop （ADPLL） using FPGA is presented in this brief. First,it describes the structure of ADPLL particularly,analyzes the theory . Then it designs the modules using VHDL and drew the time order graph for every module. Finally it finds first - order mathmatic module of ADPLL. The simulation test proves the feasibility for the ADPLL. The result is mainly in accordance with the analysis of theory.
出处
《现代电子技术》
2008年第5期173-175,178,共4页
Modern Electronics Technique
