摘要
本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。
In this paper,a decoder for （3,6） regular LDPC codes with code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA（Statix Ⅱ-EP2S30F484C3） of Altera. In compare with traditional sum-product algorithm,min-sum algorithm has close performance and reduces the complication of hardware.Parallel architectures solves the problem of long time delay in serial architectures effectively and can achieve a decoding rate of 50Mbps.It lays a good foundation for application of LDPC codes.
出处
《微计算机信息》
北大核心
2007年第03Z期214-216,共3页
Control & Automation
基金
国防科技重点基金(编号不公开)
