FPGA/CPLD同步设计若干问题浅析被引量：3

The problem analysis for FPGA/CPLD synchronous design

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摘要针对FPGA/CPLD同步设计过程中一些容易被忽视的问题进行了研究,分析了问题产生的原因、对可靠性的影响,并给出了解决方案。 This paper is focused on some easy neglected problems in synchronous design for FPGA/CPLD, analyzing the reasons and it＇s influences on reliability, and giving the solutions.

作者彭俊峰宋家友崔建华

机构地区郑州大学信息工程学院

出处《自动化与仪器仪表》 2006年第4期83-85,共3页 Automation & Instrumentation

关键词 FPGA/CPLD 同步设计时钟亚稳态 FPGA/CPLD Synchronous designs Clocks Metastable state

分类号 TP332.1 [自动化与计算机技术—计算机系统结构]

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