摘要
本文介绍了混合逻辑乘法器的设计实例,采用Altera公司的MAX7000AE系列的芯片及MAX+PLUSII开发系统实现,并给出VHDL的源程序及时序仿真波形。
The paper introduces a design example of mixed logical multiplier, which is realized with MAX7000AE chip and MAX ＋ PLUSII of Altera Co. And gives its source program of VHDL and timing simulation waveform.
出处
《微计算机信息》
北大核心
2006年第06Z期244-246,共3页
Control & Automation
基金
湖南省自然科学基金项目"数据挖掘中关联规则的研究"资助.编号:04JJ40048
