This paper proposes a high-resolution successive-approximation register（SAR） analog-to-digital converter（ADC） with sub-2 radix split-capacitor array architecture.The built-in redundancy of sub-2 radix architecture...This paper proposes a high-resolution successive-approximation register（SAR） analog-to-digital converter（ADC） with sub-2 radix split-capacitor array architecture.The built-in redundancy of sub-2 radix architecture provides additional information in the digital calibration based on offset double injection.The calibration method is simple in structure and fast in convergence.The correction of errors in each bit is independent of those in the previous bit.A split-capacitor array is used to reduce the total capacitance especially in a high-resolution SAR ADC.An offset signal is injected by the switching scheme of capacitor array to minimize the hardware overhead.The prototype of 0.18 μm CMOS process obtains 14.46 bit ENOB and 95.65 dB SFDR after calibration.With calibration,the INL and DNL are-0.813/0.938 and-0.625/0.688,respectively.展开更多
SAR ADC(Successive Approximation Register Analog Digital Converter)是一种低功耗、结构简单、性能可靠的ADC,其精度和采样速率的可选范围较大,因此被广泛应用于各种集成电路中。传统SAR ADC采用电容阵列提供模拟参考电压,但电容阵...SAR ADC(Successive Approximation Register Analog Digital Converter)是一种低功耗、结构简单、性能可靠的ADC,其精度和采样速率的可选范围较大,因此被广泛应用于各种集成电路中。传统SAR ADC采用电容阵列提供模拟参考电压,但电容阵列需要较大面积,因此降低了单位晶圆的产出率,增加了成本。文中采用一种已有R2R DAC(Digital Analog Converter)结构代替电容阵列提供模拟参考电压以减小电路面积。相比传统电阻DAC结构,R2R DAC结构功耗更小。在电路设计中增加翻转电路消除共模噪声,在版图绘制时加入保护环和赝管来确保匹配度与可靠性。在精度相同的情况下,SAR ADC电路有效面积减小了约35%。抽取寄生参数后仿真所得ADC的ENOB(Effective Number of Bits)为9.93 bit,SNDR(Signal-to-Noise-and-Distortion Ratio)为61.51 dB,且在不同PVT(Process Voltage Temperature)情况下仿真的误差均小于1 LSB(Least Significant Number)。展开更多
在无电池胎压监测系统中,为降低ADC功耗,采用了一种改进的DAC结构并设计实现了一款低功耗8bit SAR ADC.与传统结构中采用Vref作为参考电压相比,设计中DAC采用Vref/2作为参考电压,并实现了（0,Vref）的满量程输入,在DAC的量化中可降低87...在无电池胎压监测系统中,为降低ADC功耗,采用了一种改进的DAC结构并设计实现了一款低功耗8bit SAR ADC.与传统结构中采用Vref作为参考电压相比,设计中DAC采用Vref/2作为参考电压,并实现了（0,Vref）的满量程输入,在DAC的量化中可降低87.5%动态功耗.在完成电路和版图设计后,仿真结果显示,在采样率为2kS/s,电源电压为3V,参考电压为1.5V时,ADC平均动态功耗为0.9μW.MATLAB频谱分析显示,ADC有效位数为7.6bit,无杂散动态范围为63.2dB,工作温度范围为-40~125℃.并已运用于胎压监测SoC中提交0.35μm BCD汽车电子工艺流片.展开更多
为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型(SAR)模数转换器(ADC)。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提...为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型(SAR)模数转换器(ADC)。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm^2。ADC的微分非线性和积分非线性分别小于0.36最低有效位(LSB)和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 Msample/s。运行频率为230 Msample/s和260 Msample/s的ADC的功率消耗分别为13.9 m W和17.8 m W。展开更多
文摘This paper proposes a high-resolution successive-approximation register（SAR） analog-to-digital converter（ADC） with sub-2 radix split-capacitor array architecture.The built-in redundancy of sub-2 radix architecture provides additional information in the digital calibration based on offset double injection.The calibration method is simple in structure and fast in convergence.The correction of errors in each bit is independent of those in the previous bit.A split-capacitor array is used to reduce the total capacitance especially in a high-resolution SAR ADC.An offset signal is injected by the switching scheme of capacitor array to minimize the hardware overhead.The prototype of 0.18 μm CMOS process obtains 14.46 bit ENOB and 95.65 dB SFDR after calibration.With calibration,the INL and DNL are-0.813/0.938 and-0.625/0.688,respectively.
文摘SAR ADC(Successive Approximation Register Analog Digital Converter)是一种低功耗、结构简单、性能可靠的ADC,其精度和采样速率的可选范围较大,因此被广泛应用于各种集成电路中。传统SAR ADC采用电容阵列提供模拟参考电压,但电容阵列需要较大面积,因此降低了单位晶圆的产出率,增加了成本。文中采用一种已有R2R DAC(Digital Analog Converter)结构代替电容阵列提供模拟参考电压以减小电路面积。相比传统电阻DAC结构,R2R DAC结构功耗更小。在电路设计中增加翻转电路消除共模噪声,在版图绘制时加入保护环和赝管来确保匹配度与可靠性。在精度相同的情况下,SAR ADC电路有效面积减小了约35%。抽取寄生参数后仿真所得ADC的ENOB(Effective Number of Bits)为9.93 bit,SNDR(Signal-to-Noise-and-Distortion Ratio)为61.51 dB,且在不同PVT(Process Voltage Temperature)情况下仿真的误差均小于1 LSB(Least Significant Number)。
文摘在无电池胎压监测系统中,为降低ADC功耗,采用了一种改进的DAC结构并设计实现了一款低功耗8bit SAR ADC.与传统结构中采用Vref作为参考电压相比,设计中DAC采用Vref/2作为参考电压,并实现了（0,Vref）的满量程输入,在DAC的量化中可降低87.5%动态功耗.在完成电路和版图设计后,仿真结果显示,在采样率为2kS/s,电源电压为3V,参考电压为1.5V时,ADC平均动态功耗为0.9μW.MATLAB频谱分析显示,ADC有效位数为7.6bit,无杂散动态范围为63.2dB,工作温度范围为-40~125℃.并已运用于胎压监测SoC中提交0.35μm BCD汽车电子工艺流片.
文摘为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型(SAR)模数转换器(ADC)。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm^2。ADC的微分非线性和积分非线性分别小于0.36最低有效位(LSB)和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 Msample/s。运行频率为230 Msample/s和260 Msample/s的ADC的功率消耗分别为13.9 m W和17.8 m W。
