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Punctured(2,1,N)系列卷积码的编码及其Viterbi译码的软件实现 被引量:7
1
作者 袁东风 李作为 张锋 《山东大学学报(理学版)》 CAS CSCD 北大核心 2002年第1期48-53,共6页
给出了由 (2 ,1,N)系列卷积码作为母码产生的punctured卷积码的编码及其Viterbi译码的软件实现方法 ,从而为各种不同码率的卷积码的编、译码给出了一种通用的实现方法 。
关键词 punctured卷积码 移动衰落信道 多级编码分量码 差错控制 编码方法 punctured(2 1 n)系列卷积码 viterbi译码 软件实现
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Soft Decoding Scheme of Convolution Code Combined with Huffman Coding
2
作者 郭东亮 陈小蔷 吴乐南 《Journal of Southeast University(English Edition)》 EI CAS 2002年第3期208-211,共4页
This paper proposes a modification of the soft output Viterbi decoding algorithm (SOVA) which combines convolution code with Huffman coding. The idea is to extract the bit probability information from the Huffman codi... This paper proposes a modification of the soft output Viterbi decoding algorithm (SOVA) which combines convolution code with Huffman coding. The idea is to extract the bit probability information from the Huffman coding and use it to compute the a priori source information which can be used when the channel environment is bad. The suggested scheme does not require changes on the transmitter side. Compared with separate decoding systems, the gain in signal to noise ratio is about 0 5-1.0 dB with a limi... 展开更多
关键词 soft output viterbi decoding a priori information Huffman coding convolution code
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基于FPGA的删除卷积码Viterbi软判决译码器的研究 被引量:4
3
作者 熊磊 姚冬苹 +1 位作者 谈振辉 牟丹 《北京交通大学学报》 EI CAS CSCD 北大核心 2004年第5期36-39,共4页
采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了'ACS全复用结构'和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效... 采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了'ACS全复用结构'和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效地降低译码器的复杂度,使得利用单片FPGA芯片实现删除卷积码Viterbi软判决译码成为现实.对各种软判决的距离度量的计算方法进行了分析比较,得出了采用'1范数'和相关值取代欧氏距离最为合适.仿真结果表明,所设计的译码器具有良好的性能,与理论边界值只有0.2~0.4dB的差距. 展开更多
关键词 FPGA 删除卷积码 viterbi译码器 软判决 现场可编程门阵列
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(2,1,7)卷积码Viterbi译码器FPGA实现方案 被引量:5
4
作者 韩可 邓中亮 施乐宁 《现代电子技术》 2007年第15期90-92,96,共4页
移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以... 移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。 展开更多
关键词 viterbi译码 FPGA 卷积码 寄存器交换 回溯
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一种应用于LTE系统的Viterbi译码算法 被引量:2
5
作者 李小文 罗友宝 《电信科学》 北大核心 2010年第7期99-103,共5页
LTE(long term evolution,长期演进)系统中采用了咬尾卷积码和Turbo码来实现前向纠错,Viterbi译码是卷积码的一种杰出的译码算法,它是一种最大似然译码方法。本文基于LTE系统中的咬尾卷积码,详细分析了几种较成熟的Viterbi译码算法,并... LTE(long term evolution,长期演进)系统中采用了咬尾卷积码和Turbo码来实现前向纠错,Viterbi译码是卷积码的一种杰出的译码算法,它是一种最大似然译码方法。本文基于LTE系统中的咬尾卷积码,详细分析了几种较成熟的Viterbi译码算法,并综合现有算法,提出了一种改进算法,减小了译码计算的复杂度。仿真结果表明,改进算法在降低译码计算复杂度的同时还降低了译码误比特率,因此非常适合LTE系统的译码要求。 展开更多
关键词 长期演进 前向纠错 咬尾卷积码 viterbi译码
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卷积码编码及其Viterbi译码的实现 被引量:7
6
作者 张传达 李小文 《无线电工程》 2006年第7期45-48,共4页
对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化... 对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。 展开更多
关键词 卷积码 viterbi译码 3GPP 软判决 MATLAB
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802.11b中卷积码和Viterbi译码的FPGA设计实现 被引量:5
7
作者 元锋刚 许海涛 《无线电工程》 2012年第1期51-53,共3页
卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的... 卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。 展开更多
关键词 卷积码 viterbi译码 FPGA 回溯译码
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基于VHDL语言的卷积码和Viterbi译码的实现 被引量:3
8
作者 陶杰 王欣 张天辉 《微型机与应用》 2012年第16期3-5,8,共4页
介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。
关键词 VHDL卷积码 维特比译码 MODELSIM
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维特比译码教学演示平台设计
9
作者 贾彬彬 贾科军 张爱华 《科学与信息化》 2025年第8期93-96,共4页
维特比译码是“信息论与编码”课程中卷积码授课内容的重要组成部分。为了高效地向学生演示不同卷积码的维特比译码过程,基于Matlab开发了一个维特比译码教学演示平台。通过配置输入参数,该平台可以逐步显示任意给定卷积码的维特比译码... 维特比译码是“信息论与编码”课程中卷积码授课内容的重要组成部分。为了高效地向学生演示不同卷积码的维特比译码过程,基于Matlab开发了一个维特比译码教学演示平台。通过配置输入参数,该平台可以逐步显示任意给定卷积码的维特比译码过程,有效地提升了教学效率,克服了手工绘制维特比译码过程的低效率、易出错等问题。 展开更多
关键词 信息论与编码 卷积码 维特比译码
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卷积码Viterbi译码算法的FPGA实现 被引量:4
10
作者 赵旦峰 刘会红 《现代电子技术》 2004年第1期41-43,共3页
探讨了卷积码 Viterbi译码的 FPGA实现问题。在 Viterbi译码算法中 ,提出了减少路径量度的位数和流水线回索法的幸存路径等方法 ,能有效地减少存储量、降低功耗、提高速度 ,使得 K=7的 Viterbi译码算法可在以单片 FP-GA为主的器件上实现。
关键词 差错控制 viterbi译码 FPGA实现 卷积码
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卷积码的Viterbi高速译码方案 被引量:2
11
作者 刘国锦 王济生 +1 位作者 时斌 朱晓舒 《微计算机信息》 2009年第17期243-245,共3页
本文探讨了无线通信中广泛涉及的差错控制问题,介绍了卷积码的编译码原理。提出了一种卷积码编码,及其高速Viterbi译码的实现方案,对译码的各个组成部分作了分析,并在FPGA中实现了该译码方案。仿真结果表明,在纠正能力范围内,能够正确... 本文探讨了无线通信中广泛涉及的差错控制问题,介绍了卷积码的编译码原理。提出了一种卷积码编码,及其高速Viterbi译码的实现方案,对译码的各个组成部分作了分析,并在FPGA中实现了该译码方案。仿真结果表明,在纠正能力范围内,能够正确纠错并译码,且具有高速译码的优点,达到了预期的效果,该设计方案可以非常容易地应用到很多差错控制的通信系统中。 展开更多
关键词 差错控制 卷积码 viterbi译码 寄存器交换
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卷积码Viterbi译码器的硬件实现 被引量:2
12
作者 吴大雷 李兴江 袁东风 《山东电子》 2001年第4期35-37,共3页
第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案。本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案。最后把维特比算法与交织方案相结合,统计结果表明纠... 第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案。本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案。最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善。 展开更多
关键词 viterbi译码器 卷积码 单片机 交织 信道编码
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用Verilog硬件描述语言实现Viterbi译码 被引量:1
13
作者 张绍军 王新智 《空军雷达学院学报》 2002年第4期61-63,共3页
介绍了Viterbi译码的原理,并用Verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.
关键词 viterbi译码器 VERILOG硬件描述语言 软件实现 硬件实现 速率 原理 设计实现
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多码率串并Viterbi译码器优化设计
14
作者 王闰昕 刘荣科 赵岭 《中国空间科学技术》 EI CSCD 北大核心 2011年第3期56-61,70,共7页
为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究。通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个。使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSD... 为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究。通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个。使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码。优化结构与传统串并结构相比,译码速度相同,硬件资源可节省60%;与传统串行结构相比,硬件资源基本相同,译码速度达到了串行结构的8倍。 展开更多
关键词 卷积码 串并结构 多码率 维特比译码器 优化设计
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Viterbi译码蝶型算法的实现及性能分析 被引量:1
15
作者 胥凌燕 李定志 《山西电子技术》 2007年第5期81-82,87,共3页
研究在TD-SCDMA系统中,一种有利于软件实现的Viterbi译码蝶型算法蝶实现方法,并与MATLAB中Viterbi译码库函数进行仿真比较。根据仿真结果,分析蝶型实现方法的性能,论证它的可行性。
关键词 TD-SCDMA 卷积码 viterbi译码 蝶型实现方法
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基于尾比特技术的Viterbi译码器设计
16
作者 李祖贺 杨学冬 《郑州轻工业学院学报(自然科学版)》 CAS 2010年第5期4-6,共3页
通过分析基于尾比特技术的Viterbi译码算法,提出了一种利用Viterbi译码器IP核、并基于DspBuilder设计流程的(2,1,2)4比特量化软判决Viterbi译码器的FPGA设计方案.在Matlab的Simulink环境下构建了删余卷积码编解码仿真系统进行性能测试,... 通过分析基于尾比特技术的Viterbi译码算法,提出了一种利用Viterbi译码器IP核、并基于DspBuilder设计流程的(2,1,2)4比特量化软判决Viterbi译码器的FPGA设计方案.在Matlab的Simulink环境下构建了删余卷积码编解码仿真系统进行性能测试,仿真结果显示该设计性能良好. 展开更多
关键词 卷积码 viterbi译码器 尾比特 现场可编程门阵列
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基带芯片中Viterbi译码器的研究与实现
17
作者 李锐 郑建宏 《微计算机信息》 北大核心 2007年第32期92-93,115,共3页
基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正,提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码,在不增加硬件实现复杂度的情况下减少了硬件规模,提高了译码速度。最后我... 基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正,提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码,在不增加硬件实现复杂度的情况下减少了硬件规模,提高了译码速度。最后我们给出了该译码器的仿真波形。 展开更多
关键词 卷积码 viterbi译码器 路径度量值 回溯信息
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一种自适应参数配置Viterbi译码器的FPGA实现
18
作者 柏鹏 《电讯技术》 2005年第5期107-109,共3页
提出了一种码率、约束长度可变Viterbi译码方案.译码器支持码率为1/2和1/3、约束长度3~7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%.
关键词 军事通信 卷积码 viterbi译码 FPGA
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SBAS卫星信号的Viterbi译码优化方案 被引量:1
19
作者 林木龙 易清明 《电讯技术》 北大核心 2012年第8期1308-1311,共4页
为了减少硬件处理的时间浪费,针对经由卷积编码的SBAS(Satellite-based Augmentation System)卫星信号,提出一种优化的Viterbi译码处理方案。该方案对译码数据流进行截断处理并进行性能补偿,通过Matlab平台对其进行建模仿真。仿真结果表... 为了减少硬件处理的时间浪费,针对经由卷积编码的SBAS(Satellite-based Augmentation System)卫星信号,提出一种优化的Viterbi译码处理方案。该方案对译码数据流进行截断处理并进行性能补偿,通过Matlab平台对其进行建模仿真。仿真结果表明,该方案能够在节约硬件存储容量和减少数据处理压力的同时,获得与传统译码同等的译码性能,这为硬件实现提供了很好的参考依据。 展开更多
关键词 SBAS 卷积码 viterbi译码 幸存路径 优化 性能补偿
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卷积编码及Viterbi译码的低时延FPGA设计实现 被引量:6
20
作者 张健 吴倩文 +1 位作者 高泽峰 周志刚 《电子技术应用》 2021年第6期96-99,共4页
针对毫米波通信的高速率和低时延设计要求,设计实现1/2码率(2,1,7)卷积码的低时延译码。采用高度并行优化实现框架、低延时的最小值选择方式,获得Viterbi硬判决译码算法的输出。利用基于Xilinx公司的Artix7-xc7a200t芯片综合后,译码器... 针对毫米波通信的高速率和低时延设计要求,设计实现1/2码率(2,1,7)卷积码的低时延译码。采用高度并行优化实现框架、低延时的最小值选择方式,获得Viterbi硬判决译码算法的输出。利用基于Xilinx公司的Artix7-xc7a200t芯片综合后,译码器的数据输出延时约89个时钟周期,最高工作频率可达203.92 MHz。结果表明,该译码器可支持吉比特级的数据传输速率,实现了低延时、高速率的编译码器。 展开更多
关键词 毫米波通信 卷积码 viterbi译码 system generator
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