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基于波形比对TestBench的Verilog在线自动测试系统设计 被引量:1
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作者 黄继业 金清嵩 +1 位作者 李平 刘鑫 《实验室研究与探索》 北大核心 2025年第2期91-94,109,共5页
为解决Verilog编程练习需求大和现有在线测评系统无法较好地支持Verilog在线评测的问题,设计了基于波形比对TestBench的Verilog在线自动测试系统。系统将标准答案源码和学生提交代码分别仿真,得到两种输出波形并转换为txt文本加以比对,... 为解决Verilog编程练习需求大和现有在线测评系统无法较好地支持Verilog在线评测的问题,设计了基于波形比对TestBench的Verilog在线自动测试系统。系统将标准答案源码和学生提交代码分别仿真,得到两种输出波形并转换为txt文本加以比对,根据比对结果在线自动评分。根据代码正确率给出具体分数,并将代码错误信息以文本形式反馈给学生,帮助学生全面评估自身水平并快速定位纠错。该系统已部署至程序设计类实验辅助教学平台,经过教学实践,能有效提升学生的Verilog编程能力,在教学中取得了显著成效。 展开更多
关键词 verilog在线自动测试 OJ系统 测试基准 波形比对
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基于Verilog的FIR滤波器的设计与实现
2
作者 苏靖轩 《信息与电脑》 2025年第4期80-83,共4页
文章介绍了利用Quartus和ModelSim联合实现并仿真一个32阶线性相位有限冲激响应(Finite Impulse Response,FIR)低通滤波器的过程,采样率为30 MHz,截止频率为2 MHz。输入信号为1 MHz、4 MHz、7 MHz的正弦波叠加。滤波器系数由MATLAB设计... 文章介绍了利用Quartus和ModelSim联合实现并仿真一个32阶线性相位有限冲激响应(Finite Impulse Response,FIR)低通滤波器的过程,采样率为30 MHz,截止频率为2 MHz。输入信号为1 MHz、4 MHz、7 MHz的正弦波叠加。滤波器系数由MATLAB设计,硬件描述和综合在Quartus完成,仿真验证通过ModelSim进行。结果表明,该滤波器能有效抑制高于2 MHz的频率成分,保持通带信号完整性。研究提升了数字滤波器设计的性能与精度,对通信与信号处理领域具有重要意义。 展开更多
关键词 FIR滤波器 线性相位 Quartus MODELSIM verilog
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开源工具在数字系统教学中的创新应用与实践——以Icarus Verilog与cocotb为例
3
作者 梅晓光 叶天伟 《科教导刊》 2025年第24期1-3,共3页
文章围绕Icarus Verilog与cocotb两个典型工具,提出了一套基于开源工具链的教学方案,系统分析了改革成效。通过基础案例、时序逻辑案例及简易CPU项目的应用,验证了开源工具在降低学生学习门槛、强化学生验证意识和促进学生跨学科能力培... 文章围绕Icarus Verilog与cocotb两个典型工具,提出了一套基于开源工具链的教学方案,系统分析了改革成效。通过基础案例、时序逻辑案例及简易CPU项目的应用,验证了开源工具在降低学生学习门槛、强化学生验证意识和促进学生跨学科能力培养等方面的优势,并总结了开源工具融入教学的策略,为数字系统课程的持续优化与学生工程能力的培养提供参考。 展开更多
关键词 开源EDA工具 Icarus verilog cocotb 数字系统教学
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以并发性为视角探究Verilog HDL代码的优化策略
4
作者 刘春玲 王畅 +1 位作者 林一帆 王春武 《现代信息科技》 2025年第24期83-85,91,共4页
在Verilog硬件描述语言的过程赋值教学中,学生常将非阻塞性赋值和阻塞性赋值混淆,以至于设计的电路与预期结果出现显著偏差,这一问题在复杂数字电路设计中尤为突出。文章以典型数字电路设计为例,通过详细地对比这两种赋值方式对RTL电路... 在Verilog硬件描述语言的过程赋值教学中,学生常将非阻塞性赋值和阻塞性赋值混淆,以至于设计的电路与预期结果出现显著偏差,这一问题在复杂数字电路设计中尤为突出。文章以典型数字电路设计为例,通过详细地对比这两种赋值方式对RTL电路的影响,阐明非阻塞性赋值与阻塞性赋值在实际应用中的本质区别,并通过优化设计分析得出,在保证逻辑功能正确的前提下,采用非阻塞赋值方式更能为学生提高电路设计的准确性和工作效率提供保证。 展开更多
关键词 verilog 阻塞性赋值 非阻塞性赋值 寄存器传输级
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芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍 被引量:4
5
作者 蒋敬旗 刘明业 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2002年第11期1091-1095,共5页
全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.
关键词 芯片设计方法学 硬件描述语言 国家标准 GB/T18349-2001 《集成电路/计算机硬件描述语言verilog verilog语言 集成电路 CAD
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融合AI辅助与多层次波形比对的Verilog课堂智能评测系统
6
作者 何斌 王志忠 《计算机时代》 2025年第11期77-82,共6页
针对传统Verilog硬件描述语言教学中存在的课堂练习多、教师批改工作量大、学生代码错误定位难等痛点,本文设计并实现了AI辅助的Verilog在线评测系统。通过多层次波形比对和本地化大模型应用,该系统实现了在无需教师参与的情况下,随时... 针对传统Verilog硬件描述语言教学中存在的课堂练习多、教师批改工作量大、学生代码错误定位难等痛点,本文设计并实现了AI辅助的Verilog在线评测系统。通过多层次波形比对和本地化大模型应用,该系统实现了在无需教师参与的情况下,随时提交课堂练习代码并实时高效返回评测结果的功能;对于评测不正确的结果,可通过智能错误诊断模块提交至本地大模型分析,快速定位代码问题。该系统已部署至Verilog课程教学平台,经过三个班级一个教学周期的实践,显著提升了教师工作效率和学生Verilog编程能力。 展开更多
关键词 AI辅助 verilog在线评测系统 多层次波形比对 智能错误诊断
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基于Verilog HDL的分频器设计和应用
7
作者 杨国全 赵岩 +3 位作者 韩建新 梁成功 杨凯茹 张然 《电子制作》 2025年第12期87-89,共3页
分频器是数字电路设计的基础组件,广泛应用于时钟信号的频率调控。本文基于Verilog硬件描述语言(HDL),设计并实现了一种高效的分频器模块,涵盖奇数分频、偶数分频、可编程分频及半整数分频功能。通过原理分析、Verilog HDL代码实现和仿... 分频器是数字电路设计的基础组件,广泛应用于时钟信号的频率调控。本文基于Verilog硬件描述语言(HDL),设计并实现了一种高效的分频器模块,涵盖奇数分频、偶数分频、可编程分频及半整数分频功能。通过原理分析、Verilog HDL代码实现和仿真验证,探讨其在数字系统中的应用潜力。仿真结果表明,该设计能够稳定输出目标频率,具有较强的通用性和灵活性,适用于FPGA和ASIC设计。 展开更多
关键词 verilog HDL 分频器 时钟信号 FPGA
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Verilog RTL模型 被引量:5
8
作者 沈理 《同济大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第10期1194-1198,共5页
VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级... VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 . 展开更多
关键词 verilogRTL模型 verilog硬件描述语言 寄存器传输级模型 逻辑模拟 高层次测试 集成电路芯片 芯片测试
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System Verilog简介 被引量:2
9
作者 夏宇闻 《中国集成电路》 2006年第2期40-50,共11页
美国电气和电子工程师协会(IEEE)最近(2005年11月9日)批准了Syst emVeri l og硬件描述语言的新标准。新标准是为了适应日益复杂的系统芯片(SoC)设计在原Veri l og-2001的基础上扩展的。按新标准开发的EDA工具必将大幅度地提高SoC的设计... 美国电气和电子工程师协会(IEEE)最近(2005年11月9日)批准了Syst emVeri l og硬件描述语言的新标准。新标准是为了适应日益复杂的系统芯片(SoC)设计在原Veri l og-2001的基础上扩展的。按新标准开发的EDA工具必将大幅度地提高SoC的设计和验证效率。本文对新标准的扩展做了简要的介绍,希望引起国内IC设计界对这种功能强大语言的重视。 展开更多
关键词 SYSTEMverilog verilog硬件描述语言 简介 IC设计 EDA工具 系统芯片 标准 工程师 SOC 大幅度
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基于Verilog的有限状态机设计与优化 被引量:23
10
作者 孔昕 吴武臣 +1 位作者 侯立刚 周毅 《微电子学与计算机》 CSCD 北大核心 2010年第2期180-183,共4页
研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用XilinxISE和Design Compiler对一个实例进行了综合,分析了其... 研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用XilinxISE和Design Compiler对一个实例进行了综合,分析了其面积、速度和功耗的信息.结果表明,one always的写法需要被摒弃;two always的编码风格适合Moore型状态机;而three always的编码风格适合Mealy型状态机.同时也给出了适合不同设计的最优状态编码. 展开更多
关键词 verilog 有限状态机 编码风格 优化
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基于Verilog HDL的有限状态机设计与描述 被引量:28
11
作者 刘小平 何云斌 董怀国 《计算机工程与设计》 CSCD 北大核心 2008年第4期958-960,共3页
有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例... 有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果。 展开更多
关键词 有限状态机 verilog硬件描述语言 状态编码 独热码 综合
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ASIC设计中基于Verilog语言的inout(双向)端口程序设计 被引量:6
12
作者 王天盛 李斌桥 +3 位作者 赵毅强 李树荣 裴志军 姚素英 《计算机工程与应用》 CSCD 北大核心 2003年第34期129-132,183,共5页
论文详细介绍了基于Verilog硬件描述语言的inout(双向)端口设计方法,提出了一种与实际情况吻合的仿真方法,并通过CMOS图像传感器控制电路设计中一个可综合的设计实例,指出了设计和仿真中应注意的问题。
关键词 ASIC verilog HDL inout 双向端口 仿真
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基于VerilogHDL的分频器的优化设计 被引量:8
13
作者 张奇惠 武超 +2 位作者 王二萍 蒋俊华 张伟风 《河南大学学报(自然科学版)》 CAS 北大核心 2007年第4期343-346,共4页
基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进... 基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性. 展开更多
关键词 分频器 verilog HDL 优化 FPGA
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基于Matlab的并行循环冗余校验Verilog代码自动生成方法 被引量:6
14
作者 薛俊 段发阶 +3 位作者 蒋佳佳 李彦超 袁建富 王宪全 《计算机应用》 CSCD 北大核心 2016年第9期2503-2507,2554,共6页
在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低... 在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。 展开更多
关键词 循环冗余校验 并行计算 MATLAB verilog硬件描述语言 现场可编程门阵列
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基于Verilog-A的模拟电路行为模型及仿真 被引量:8
15
作者 朱樟明 张春朋 +1 位作者 杨银堂 付永朝 《电子器件》 CAS 2003年第4期396-399,共4页
分析了模拟硬件描述语言Verilog-A的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了模拟开关、带隙基准电压源及运放的Verilog-A行为模型。根据数模转换器(DAC)的特性,基于Verilog-A设计了DAC参数测试模型,也建立8位DAC... 分析了模拟硬件描述语言Verilog-A的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了模拟开关、带隙基准电压源及运放的Verilog-A行为模型。根据数模转换器(DAC)的特性,基于Verilog-A设计了DAC参数测试模型,也建立8位DAC的行为模型。所有行为模型都在CadenceSpectre仿真器中实现了仿真验证。 展开更多
关键词 verilog—A 行为 模型 仿真
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Verilog HDL语言的AES密码算法FPGA优化实现 被引量:5
16
作者 李浪 邹祎 +1 位作者 李仁发 李肯立 《重庆大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第6期56-64,共9页
AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模... AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。 展开更多
关键词 AES算法 verilog HDL FPGA实现
原文传递
基于Verilog HDL的DDR2 SDRAM控制器设计 被引量:4
17
作者 周亮 王娟 +2 位作者 胡畅华 杨明武 高挺挺 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2010年第8期1253-1256,共4页
文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公... 文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。 展开更多
关键词 DDR2 SDRAM 控制器 verilog HDL FPGA
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基于System Verilog的可重用验证平台 被引量:8
18
作者 山蕊 蒋林 李涛 《电子技术应用》 北大核心 2013年第5期128-131,共4页
采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示... 采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100%。 展开更多
关键词 SYSTEM verilog 验证 层次化 可重用
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基于Verilog的曼彻斯特Ⅱ型码解码器设计 被引量:6
19
作者 吴昊 周越文 +1 位作者 毛东辉 翟颖烨 《计算机测量与控制》 CSCD 北大核心 2012年第7期1989-1991,共3页
为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定... 为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定法解码曼彻斯特Ⅱ型码两种方法,并对不同模块之间同步等问题进行了研究;经过在EDA开发环境中进行时序仿真,结果显示设计满足需求,正确识别了状态/命令同步头,且曼彻斯特Ⅱ型码解码正确无误。 展开更多
关键词 verilog语言 曼彻斯特Ⅱ型码 解码器
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基于Verilog的线阵CCD驱动时序设计 被引量:14
20
作者 付天舒 赵春晖 《光学技术》 CAS CSCD 北大核心 2010年第5期740-743,共4页
针对东芝公司生产的TCD1209D芯片,介绍了一种基于Verilog语言的线阵CCD驱动方案,给出了关键部分的程序代码。采用Modelsim软件对设计方案进行了功能仿真,针对ALTERA公司的现场可编程门阵列EP2C8Q208C8N进行了适配。实验结果表明,该设计... 针对东芝公司生产的TCD1209D芯片,介绍了一种基于Verilog语言的线阵CCD驱动方案,给出了关键部分的程序代码。采用Modelsim软件对设计方案进行了功能仿真,针对ALTERA公司的现场可编程门阵列EP2C8Q208C8N进行了适配。实验结果表明,该设计方案功耗小,抗干扰能力强,可移植性好,具有较高的开发效率。 展开更多
关键词 线阵CCD verilog语言 移植
原文传递
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