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基于SDRAM数据存储器的设计与开发
1
作者 唐泽坤 姜涵 《仪器与设备》 2025年第4期840-850,共11页
在电涡流传感器动态校准过程中,涉及到大量的数据读写。本文针对传统硬件测试软件的弊端,提出一种便携式视频数据逻辑分析存储器的设计方法,这种分析存储器能够针对网络多媒体数据进行采集、分析和存储等操作。在不影响网络正常传输的... 在电涡流传感器动态校准过程中,涉及到大量的数据读写。本文针对传统硬件测试软件的弊端,提出一种便携式视频数据逻辑分析存储器的设计方法,这种分析存储器能够针对网络多媒体数据进行采集、分析和存储等操作。在不影响网络正常传输的前提下,针对电涡流传感器动态校准数据进行采集、存储和分析。由于电涡流传感器动态校准过程中具有数据量大、传送速度高等特点,因此设计中根据系统结构需要,设计SDR SDRAM存储器控制器,采用分层状态机的设计模式,可以对结构较大的网络数据包或是大量高速传输中的数据进行突发存储操作。经过仔细仿真,然后在LabVIEW软件中验证,结果表明系统工作稳定,数据处理速度快,精度可达纳秒级,满足系统设计要求。 展开更多
关键词 电涡流传感器 动态校准 sdram 数据存储
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基于状态机的SDRAM控制器的设计与实现 被引量：20
2
作者 段然 樊晓桠 +2 位作者 张盛兵 沈戈 梁婕 《计算机工程与应用》 CSCD 北大核心 2005年第17期110-112,132,共4页
现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来... 现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来越广泛的应用。因此以简化主机对SDRAM访问为主要任务的SDRAM控制器的设计就变得更加重要。论文提出了一种基于状态机的SDRAM控制器的设计思路与实现,并通过了FPGA验证,完全达到系统的功能和速度要求。 展开更多
关键词 sdram 状态机 刷新
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基于DDR2 SDRAM缓存的CMOS图像数据采集与传输系统 被引量：11
3
作者 赵志刚 郭金川 +4 位作者 杜杨 黄建衡 牛憨笨 王健 曾清清 《仪表技术与传感器》 CSCD 北大核心 2010年第6期90-93,共4页
设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存... 设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存储、处理和显示。DDR2 SDRAM存储器的引入,增强了整个成像系统的灵活性和可扩充性。实测显示该系统能够满足对高端COMS图像传感器LUPA-4000进行远程控制和数据传输的要求。 展开更多
关键词 LUPA-4000 CMOS图像传感器 FPGA DDR2 sdram ARM
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基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现 被引量：14
4
作者 徐欣 周舟 +1 位作者 李楠 孙兆林 《中国测试》 CAS 2009年第6期34-37,共4页
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后... 为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。 展开更多
关键词 高速海量数据缓存 FIFO存储器 DDR2 sdram技术 FPGA技术 分时复用
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用于HDTV视频解码器的高性能SDRAM控制器 被引量：11
5
作者 赵强 罗嵘 +1 位作者 汪蕙 杨华中 《电子与信息学报》 EI CSCD 北大核心 2007年第6期1332-1337,共6页
该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水... 该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。 展开更多
关键词 HDTV sdram控制器 视频 解码
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DDR2 SDRAM控制器的设计与实现 被引量：15
6
作者 赵天云 王洪迅 +1 位作者 郭雷 毕笃彦 《微电子学与计算机》 CSCD 北大核心 2005年第3期203-207,共5页
本文介绍了DDR2SDR AM的基本特征,并给出了一种DD R2SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题。
关键词 DDR2 sdram控制器 FPGA 锁相环 状态机
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地震数据采集中基于FPGA的多DDR SDRAM控制器设计 被引量：11
7
作者 马灵 杨俊峰 +1 位作者 宋克柱 王砚方 《中国科学技术大学学报》 CAS CSCD 北大核心 2010年第9期939-945,共7页
实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数... 实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标. 展开更多
关键词 FPGA DDR sdram控制器 乒乓存储 SignalTapⅡ逻辑分析仪
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用SDRAM在高速数据采集和存储系统中实现海量缓存 被引量：28
8
作者 苏海冰 吴钦章 《光学精密工程》 EI CAS CSCD 2002年第5期462-465,共4页
SDRAM作为大容量存储器在高速数据处理系统中具有很大的应用价值。详细介绍了SDRAM的存储体结构、接口信号和操作方法 ,结合实际系统设计给出了使用大规模集成电路FPGA实现的硬件接口 ,并分析了操作SDRAM时的状态转移过程。
关键词 高速数据采集 RAM sdram 接口状态机 海量存储 缓存
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基于FPGA的DDR3 SDRAM控制器设计及实现 被引量：24
9
作者 张刚 贾建超 赵龙 《电子科技》 2014年第1期70-73,共4页
DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试... DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDS3控制器的可行性,其工作稳定、占用资源少、可植性强等。 展开更多
关键词 FPGA DDR3 sdram控制器 MIG
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高速图像存储系统中SDRAM控制器的实现 被引量：36
10
作者 王骞 丁铁夫 《液晶与显示》 CAS CSCD 北大核心 2006年第1期48-52,共5页
SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SD... SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。 展开更多
关键词 FPGA sdram sdram控制器
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基于FPGA的SDRAM读写双口控制器设计 被引量：14
11
作者 周望玮 史小军 +1 位作者 朱为 堵国梁 《电子器件》 EI CAS 2006年第2期581-584,共4页
在研究了SDRAM工作特性的基础上,提出了利用FPGA将单片SDRAM作为乒乓RAM的双口接口设计。采用ALTERA公司的EP1C6Q240C8和HYNIX的HY57V161610DTC-8,将FPGA作为主控制器,并在其中配置两块RAM分别作为SDRAM的输入、输出缓冲区。前者接收外... 在研究了SDRAM工作特性的基础上,提出了利用FPGA将单片SDRAM作为乒乓RAM的双口接口设计。采用ALTERA公司的EP1C6Q240C8和HYNIX的HY57V161610DTC-8,将FPGA作为主控制器,并在其中配置两块RAM分别作为SDRAM的输入、输出缓冲区。前者接收外设慢速数据流,经处理后写入到SDRAM,后者读取SDRAM中数据,为外围高速设备提供高速数据流。高速数据流按自定义数据包间续发送,在此间隔中执行慢速数据流写入SDRAM和自动刷新SDRAM的操作。 展开更多
关键词 FPGA sdram 双口RAM
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基于FPGA的SDRAM控制器的设计和实现 被引量：25
12
作者 杨海涛 苏涛 巫幪 《电子科技》 2007年第1期8-12,共5页
为扩展TS-101处理器的外部SDRAM存储空间,提出一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图以及SDRAM存储板的性能参数。FPGA中采用了模块化... 为扩展TS-101处理器的外部SDRAM存储空间,提出一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图以及SDRAM存储板的性能参数。FPGA中采用了模块化设计方式,该设计将TS-101处理器的外部SDRAM存储空间扩展至512Mbyte。 展开更多
关键词 大容量存储器 sdram控制器 时序分析
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基于Kintex-7 FPGA的DDR3 SDRAM接口应用研究 被引量：14
13
作者 吴长瑞 徐建清 蒋景红 《现代电子技术》 北大核心 2017年第24期21-24,27,共5页
针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设... 针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合DDR3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。 展开更多
关键词 DDR3 sdram FIFO FPGA 遍历状态机
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SDRAM控制器的设计与VHDL实现 被引量：19
14
作者 田丰 邓建国 +1 位作者 李巍 贾治华 《电子技术应用》 北大核心 2005年第2期74-77,共4页
介绍了SDRAM的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用SDRAM控制器的方案。
关键词 sdram控制器 VHDL 命令 FPGA实现 通用 存储 时序 方案 基本操作
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基于Verilog HDL的DDR2 SDRAM控制器设计 被引量：4
15
作者 周亮 王娟 +2 位作者 胡畅华 杨明武 高挺挺 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2010年第8期1253-1256,共4页
文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公... 文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。 展开更多
关键词 DDR2 sdram 控制器 VERILOG HDL FPGA
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基于DDR SDRAM控制器时序分析的模型 被引量：7
16
作者 程晓东 郑为民 唐志敏 《计算机工程》 CAS CSCD 北大核心 2005年第17期182-184,共3页
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简... 定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。 展开更多
关键词 时钟逻辑方程 DDR sdram控制器 时序模型
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高速SDRAM控制器设计的FPGA实现 被引量：21
17
作者 张林 何春 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期109-112,共4页
同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机... 同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机分解的思想将大型SDRAM控制状态机用若干小的子状态机实现,达到简化逻辑的目的,不仅提高了速度还节省了资源,对该类大型SDRAM控制器的实现有一定参考意义。 展开更多
关键词 现场可编程门阵列 高速状态机 sdram控制器 状态机分解
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单片SDRAM的数据读写乒乓操作设计 被引量：14
18
作者 项力领 刘智 +1 位作者 杨阳 胡智慧 《长春理工大学学报（自然科学版）》 2013年第5期140-143,共4页
针对数字视频图像采集及其显示系统中高速实时的数据需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计。在研究SDRAM的逻辑结构的基础上,利用Verilog语言实现了SDRAM的初始化以及读写操作,同时提出一种仅使用一块SDRAM进行数据写入和... 针对数字视频图像采集及其显示系统中高速实时的数据需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计。在研究SDRAM的逻辑结构的基础上,利用Verilog语言实现了SDRAM的初始化以及读写操作,同时提出一种仅使用一块SDRAM进行数据写入和读出的乒乓操作的方法,并且使用FIFO实现了异步时钟数据的交换。实验仿真波形图表明该设计能很好的实现SDRAM控制器的数据缓存以及数据读写的乒乓操作。 展开更多
关键词 FPGA sdram控制器 分时复用 乒乓操作 FIFO
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具有时间隐藏特性的数据块读写SDRAM控制器 被引量：3
19
作者 王斌 熊志辉 +2 位作者 陈立栋 谭树人 张茂军 《计算机工程》 CAS CSCD 北大核心 2009年第4期244-246,共3页
针对SDRAM控制器读写数据块访问延时长、速度慢的问题,提出时间隐藏技术,将其应用于SDRAM控制器的设计,采用FPGA实现。实验结果表明,时间隐藏技术有效缩短了数据块读写访问延时,提高了读写速度,写4×4数据块可节约时间52%,读8×... 针对SDRAM控制器读写数据块访问延时长、速度慢的问题,提出时间隐藏技术,将其应用于SDRAM控制器的设计,采用FPGA实现。实验结果表明,时间隐藏技术有效缩短了数据块读写访问延时,提高了读写速度,写4×4数据块可节约时间52%,读8×8数据块可节约时间44%。 展开更多
关键词 时间隐藏 数据块 sdram控制器
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基于DDR3-SDRAM的图像采集与显示系统 被引量：13
20
作者 陈一波 杨玉华 +3 位作者 王红亮 邸丽霞 彭晴晴 王朝杰 《电子器件》 CAS 北大核心 2017年第3期702-707,共6页
为了改善运动目标拖影现象和满足高分辨率实时图像显示的要求,设计了一种基于DDR3-SDRAM的图像采集系统。系统以FPGA为控制核心,前端采用500万级摄像头OV5640完成图像采集,利用单颗粒DDR3-SDRAM通过分区缓存以及乒乓操作实现数据高效缓... 为了改善运动目标拖影现象和满足高分辨率实时图像显示的要求,设计了一种基于DDR3-SDRAM的图像采集系统。系统以FPGA为控制核心,前端采用500万级摄像头OV5640完成图像采集,利用单颗粒DDR3-SDRAM通过分区缓存以及乒乓操作实现数据高效缓存。实验结果表明单颗粒DDR3-SDRAM通过合理分区以及乒乓操作可以有效提高缓存效率,极大程度上改善了缓存速率不足导致的运动目标拖影现象,实现了高分辨率实时图像显示的要求。 展开更多
关键词 DDR3-sdram 图像采集 DVI接口 乒乓操作
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