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基于FPGA实现波形成型器IP-Core的技术研究
1
作者 付永庆 王艳 张林 《应用科技》 CAS 2001年第12期4-6,共3页
主要研究通用波形发生器的设计问题。首先讨论了它的原理 ,然后给出基于FPGA实现通用波形发生器的硬件结构 ,最后用VHDL语言实现了波形成型器的软核IP -Core ,并载入硬件验证了设计的正确性。
关键词 ip-core 波形发生器 FPGA 软核设计
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GPIB控制器的IP-core设计 被引量:2
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作者 许诚昕 《化工自动化及仪表》 CAS 2012年第4期508-510,共3页
介绍GPIB控制器软件部分——IP核设计,采用模块化设计思想、VHDL语言、EDA仿真平台和DE2开发板实现。实验结果表明:采用此方法具有效率高、移植性强及成本低等特点。
关键词 GPIB控制器 IP核
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Integration and verification case of IP-core based system on chip design 被引量:3
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作者 胡越黎 周谌 《Journal of Shanghai University(English Edition)》 CAS 2010年第5期349-353,共5页
In this paper, the design and verification process of an automobile-engine-fan control system on chip (SoC) are introduced. The SoC system, SHU-MV08, reuses four new intellectual property (IP) cores and the design... In this paper, the design and verification process of an automobile-engine-fan control system on chip (SoC) are introduced. The SoC system, SHU-MV08, reuses four new intellectual property (IP) cores and the design flow is accomplished with 0.35 btm chartered CMOS technology. Some special functions of IP cores, the detailed integration scheme of four IP cores, and the verification method of the entire SoC are presented. To settle the verification problems brought by analog IP cores, NanoSim based chip-level mixed-signal verification method is introduced. The verification time is greatly reduced and the first tape-out achieves success which proves the validity of our design. 展开更多
关键词 system on chip (SoC) intellectual property (IP)-core integration VERIFICATION pulse width modulation (PWM)- analog digital converter (ADC) linkage running
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集成电路IP核评测标准的研究
4
作者 李锟 陈容 +1 位作者 温孝谦 李苗 《标准科学》 2025年第S1期76-83,共8页
随着集成电路设计复杂度的不断提高,IP核(Intellectual Property Core)作为可复用的电路模块,已成为现代芯片设计的重要组成部分。IP核的正确性、可靠性和性能直接影响到SoC(System on Chip)的整体质量和开发效率。然而,当前IP核评测标... 随着集成电路设计复杂度的不断提高,IP核(Intellectual Property Core)作为可复用的电路模块,已成为现代芯片设计的重要组成部分。IP核的正确性、可靠性和性能直接影响到SoC(System on Chip)的整体质量和开发效率。然而,当前IP核评测标准存在不统一、验证不充分等问题,亟需建立一套科学、全面的评测方法。本文通过对IP核设计验证和硅验证方法的深入研究,提出了一套结合设计验证和硅验证的IP核评测标准。该标准涵盖了功能验证、性能验证、面积检查、代码质量检查、可交付信息资料以及硅验证等内容,为IP核的标准化设计、验证与交付提供了明确的指导。研究还分析了现有国际和国内标准的优缺点,并提出了未来研究方向,包括针对特定功能领域(如:人工智能、网络安全等)的细化标准、更高效的验证方法与工具,以及积极参与国际标准的制定与交流。 展开更多
关键词 集成电路IP核 评测标准 设计验证 硅验证
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数字滤波器的MATLAB及FPGA实现
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作者 贺雪莉 王鹏 《工业控制计算机》 2025年第7期68-69,72,共3页
数字滤波器是实现数字信号处理不可缺少的环节之一,如何设计实现一款高性能数字滤波器一直都是信号处理领域的研究热点。FDAtool是MATLAB自带的滤波器设计工具,对比传统利用库函数基于MATLAB设计实现滤波器的方法,FDAtool具有操作简便... 数字滤波器是实现数字信号处理不可缺少的环节之一,如何设计实现一款高性能数字滤波器一直都是信号处理领域的研究热点。FDAtool是MATLAB自带的滤波器设计工具,对比传统利用库函数基于MATLAB设计实现滤波器的方法,FDAtool具有操作简便、精确度高、可与第三方设计平台共享数据等优点,在数字滤波器设计中发挥着重要作用。应用MATLAB FDAtool设计实现了FIR和IIR两类数字滤波器,基于FPGA IP核设计实现了FIR数字滤波器,通过归纳不同方式的设计思路,类比两种不同设计工具实现结果,总结了不同方式设计实现数字滤波器设计的特点。 展开更多
关键词 数字滤波器 MATLAB FDAtool FPGA IP核
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基于光纤的SpaceWire节点设计
6
作者 秦炜 冯凯强 《计算机测量与控制》 2025年第3期287-294,329,共9页
为实现航天器各SpaceWire仿真子系统分布式部署的能力,并且降低仿真节点使用国外收发芯片的高昂成本,提出一种实现分布式SpaceWire仿真节点卡的设计方法,仿真节点卡能够实现SpaceWire节点间200 Mbps链路速率下的数据收发功能,并且通过... 为实现航天器各SpaceWire仿真子系统分布式部署的能力,并且降低仿真节点使用国外收发芯片的高昂成本,提出一种实现分布式SpaceWire仿真节点卡的设计方法,仿真节点卡能够实现SpaceWire节点间200 Mbps链路速率下的数据收发功能,并且通过使用多模光模块实现SpaceWire节点2000 m远距离传输,同时实现了多个SpaceWire仿真节点的分布式部署,利用FPGA可编程技术优势,以SpaceWire IP核为核心,降低了SpaceWire仿真节点的成本;通过仿真软件结合光纤采集卡对仿真节点卡进行了节点功能及光纤传输功能的验证;经实验测试仿真节点卡链路200 Mbps速率连接正常,数据收发稳定可靠,实现了分布式部署的能力、并大大降低了SpaceWire使用成本。 展开更多
关键词 SPACEWIRE IP核 光纤 仿真节点
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MIPS处理器核及其定制化AXI总线设计
7
作者 周艳娇 贾艳双 杜军 《集成电路与嵌入式系统》 2025年第3期33-40,共8页
针对使用现成AXI接口IP核存在资源占用较大、可定制性差等问题,提出一种分阶段自主设计、添加AXI总线的方式,为设计好的MIPS处理器核增加AXI总线的支持。设计使用Verilog HDL编写RTL代码,在Vivado仿真环境下验证了处理器的总体逻辑功能... 针对使用现成AXI接口IP核存在资源占用较大、可定制性差等问题,提出一种分阶段自主设计、添加AXI总线的方式,为设计好的MIPS处理器核增加AXI总线的支持。设计使用Verilog HDL编写RTL代码,在Vivado仿真环境下验证了处理器的总体逻辑功能,并将比特流文件下载至FPGA开发板中进行原型验证,得到资源利用率及时序情况。最终使用DC(Design Compiler)工具对处理器进行综合,得到处理器的总体面积和功耗。验证结果表明,自主设计、添加AXI总线相较于直接添加AXI接口IP核所消耗的资源和面积更小,且可以确保在处理器核心架构不变的情况下添加总线,大大降低了将处理器核中原有接口直接更改为AXI总线接口的难度,既减轻了集成的复杂性又兼顾高度定制化,以满足特定的系统需求和性能要求。 展开更多
关键词 AXI IP核 MIPS 处理器核 六级流水线
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通用串行总线多功能故障注入设计
8
作者 孔祥雷 冯凯强 《计算机测量与控制》 2025年第4期67-74,共8页
为验证航空航天系统中通信总线在出现故障后,整个系统的稳定性、可靠性及容错性,设计了一套通用总线故障注入系统,系统将实现对各类通用串行总线的故障注入,通过故障注入设备能够实现总线信号在物理层、电气层及协议层3个层面上的故障... 为验证航空航天系统中通信总线在出现故障后,整个系统的稳定性、可靠性及容错性,设计了一套通用总线故障注入系统,系统将实现对各类通用串行总线的故障注入,通过故障注入设备能够实现总线信号在物理层、电气层及协议层3个层面上的故障注入功能;通过软硬件结合提出了一种通用串行总线故障注入方法,以FPGA为基础,利用ADC对信号进行采集,利用IP核实现通用串行总线的协议解析,利用DAC信号输出实现电气层故障调节,利用电阻矩阵网络实现信号在物理层的故障注入;同时通过上位机软件对故障注入设备进行系统控制及故障模拟;经实验测试故障注入设备实现了通用串行总线的物理层、电气层及协议层的故障注入功能。 展开更多
关键词 通用总线 IP核 故障注入 电气层 协议层
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基于FPGA窄脉冲信号发生器的设计
9
作者 胡克忠 王海涛 《机电工程技术》 2025年第8期43-47,共5页
针对电子感应加速器的俘获效率提升较低问题,考虑到运用电子电路方法产生的脉冲电流信号作用于俘获线圈会带来温度变化、电磁干扰等影响,设计了一个基于FPGA可编程的窄脉冲信号发生器。通过模块化设计,能够输出满足需求且稳定的特定脉... 针对电子感应加速器的俘获效率提升较低问题,考虑到运用电子电路方法产生的脉冲电流信号作用于俘获线圈会带来温度变化、电磁干扰等影响,设计了一个基于FPGA可编程的窄脉冲信号发生器。通过模块化设计,能够输出满足需求且稳定的特定脉冲波形,该脉冲波形的周期为300μs,脉冲宽度在3μs左右,波形上升部分呈指数型曲线,响应时间很快,下降部分则呈线性衰减。利用串行通信,可以将符合要求的波形数据(以TXT文件形式保存)一次性写入FPGA的EEPROM中,这样首先保证了掉电后数据不会丢失,再从EEPROM中读写到RAM IP核中,最后从RAM IP核中把波形数据读取出来。结果表明:运用MODESIM仿真,仿真结果与上板验证过程基本一致,可以很好地输出目标波形,验证了该脉冲信号发生器的可行性。 展开更多
关键词 电子感应加速器 FPGA 可编程脉冲信号发生器 EEPROM RAM IP核
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基于DSP IP核的双模态可配置软PUF
10
作者 郑紫阳 汪鹏君 +3 位作者 李刚 陈博 杨欣荣 李翔宇 《集成电路与嵌入式系统》 2025年第6期29-38,共10页
随着信息技术和人工智能的快速发展,物联网终端设备的功能愈加复杂,因其硬件资源受限,导致系统安全面临严重威胁。鉴于此,利用采样寄存器的时序违例行为特性,结合FPGA中DSP IP核内部组合逻辑延迟特征,提出一种基于DSP IP核的双模态可配... 随着信息技术和人工智能的快速发展,物联网终端设备的功能愈加复杂,因其硬件资源受限,导致系统安全面临严重威胁。鉴于此,利用采样寄存器的时序违例行为特性,结合FPGA中DSP IP核内部组合逻辑延迟特征,提出一种基于DSP IP核的双模态可配置软PUF设计方案。首先,分析Xilinx Artix-7 FPGA中的DSP IP核内部结构,根据其组合逻辑延时信息和时序约束,确定正常传输数据的时钟周期范围。然后,根据激励位数需求配置两种不同运算模式,分别施加超频时钟,使采样寄存器在发生时序违例后产生异常运算结果。最后,通过哈希算法和奇偶校验将不同位数的异常数据压缩为1位PUF响应。该方案无需额外设计偏差提取电路,可在不改变硬件结构的条件下灵活配置两种不同激励位数的软PUF实现方式。测试结果表明,两种运算模式的可靠性均超过98%,具备良好的唯一性及抗机器学习攻击能力,验证了其在安全性与实用性方面的可行性与优势。 展开更多
关键词 物理不可克隆函数 时序违例 DSP IP核 硬件安全
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星载高速图像压缩软硬件优化设计 被引量:1
11
作者 刘玉娇 张少伟 +1 位作者 刘景熙 丁荣伟 《飞控与探测》 2025年第3期109-117,共9页
针对航天应用中高分辨率的非标准化图像高速压缩时所面临的软件复杂化和硬件资源消耗大的问题,提出了一种基于JPEG2000 IP核的高分辨率图像高速压缩软硬件协同优化设计方法。通过GTX高速接口和工业接口内核化简化了系统接口设计;通过第... 针对航天应用中高分辨率的非标准化图像高速压缩时所面临的软件复杂化和硬件资源消耗大的问题,提出了一种基于JPEG2000 IP核的高分辨率图像高速压缩软硬件协同优化设计方法。通过GTX高速接口和工业接口内核化简化了系统接口设计;通过第三方IP核和AXI高速总线技术精简了FPGA程序的软件架构;采用图像压缩性能软件仿真优化与IP压缩参数匹配的技术控制硬件压缩质量。最终设计的高分辨率图像高速压缩系统硬件的体积减小66%,质量减小46%,功耗降低62%;基于IP核的压缩系统比基于ADV212的压缩系统采样速度提高54%,最大实时压缩速度提高32%,单帧压缩时间减少25%。该设计方案能够满足航天任务中压缩性能好、资源消耗少、小型化、模块化的设计要求,同时为高质量的商业遥感压缩提供了一种参考。 展开更多
关键词 遥感图像压缩 JPEG2000 IP核 GTX接口 AXI总线 软硬件协同设计
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基于龙芯LIO接口的FPGA在线升级IP核设计
12
作者 李森 吴昌昊 张春华 《兵工自动化》 北大核心 2025年第11期47-51,共5页
针对“龙芯处理器+FPGA”的硬件设计架构中,现场可编程门阵列(field programmable gate array,FPGA)在线升级需求,设计一款可以通过LIO接口实现FPGA程序在线升级的IP核。设计LIO接口从机模块实现LIO接口读写操作的转换;设计在线升级操... 针对“龙芯处理器+FPGA”的硬件设计架构中,现场可编程门阵列(field programmable gate array,FPGA)在线升级需求,设计一款可以通过LIO接口实现FPGA程序在线升级的IP核。设计LIO接口从机模块实现LIO接口读写操作的转换;设计在线升级操作指令与协议处理模块,使IP核通过简单接口可以实现复杂数据的处理;设计状态信息控制模块,使龙芯处理器通过查询相应寄存器,实现对IP核的有效读写操作;并将设计完成的在线升级IP核放在国微型号为SMQ7K325TFFG900的FPGA上进行实际验证。结果表明:该IP核可以完成FPGA程序在线升级,且性能稳定。 展开更多
关键词 Local Bus接口 FPGA 在线升级 IP核
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基于国产FPGA与SM4算法的总线通信加解密IP核设计
13
作者 李森 袁强 唐建 《兵工自动化》 北大核心 2025年第7期11-15,58,共6页
针对某终端设备之间总线通信的加密需求以及加密硬件程序便捷移植开发的需求,设计基于SM4加解密算法的IP核。采用轻量级单轮循环迭代结构,在满足吞吐率要求下降低对FPGA逻辑资源的消耗,其中查找表(look-up table,LUT)的消耗为2447个,触... 针对某终端设备之间总线通信的加密需求以及加密硬件程序便捷移植开发的需求,设计基于SM4加解密算法的IP核。采用轻量级单轮循环迭代结构,在满足吞吐率要求下降低对FPGA逻辑资源的消耗,其中查找表(look-up table,LUT)的消耗为2447个,触发器(flip-flop,FF)的消耗为2914个;采用加密、解密独立运行的方式使通信过程中的加密运算与解密运算可同时进行互不干扰;使用Vivado2022.2对IP核进行封装;采用一种“线性变换参数可控”的机制,使加密安全性由单一的密钥作为保证变为“密钥+线性变换参数”的双重保证,提高加密的安全性。测试结果表明:在满足吞吐率要求的条件下,该IP核可应用于UART(485/422/232)、CAN、1553B等总线的数据加密,且性能稳定。 展开更多
关键词 FPGA SM4算法 IP核 线性变换参数可控
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符合DO-254的软IP核开发与验证技术研究
14
作者 崔立丹 王燕婷 《通信与信息技术》 2025年第5期35-37,共3页
DO-254标准是机载电子硬件开发保证过程最优实践经验的集合,在航空电子设计领域得到了广泛运用;软IP核因其灵活性高、可修改设计以及可提高效率,避免迭代工作等优点,在芯片设计中起到重要作用。首先对DO-254标准要求进行解析,然后结合... DO-254标准是机载电子硬件开发保证过程最优实践经验的集合,在航空电子设计领域得到了广泛运用;软IP核因其灵活性高、可修改设计以及可提高效率,避免迭代工作等优点,在芯片设计中起到重要作用。首先对DO-254标准要求进行解析,然后结合工程实践经验,对软IP核的策划、设计开发、确认与验证等活动、方法进行研究和梳理,给出一套满足DO-254标准要求的软IP核设计管理流程。 展开更多
关键词 DO-254 软IP核 设计开发 验证与确认
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FAST角点检测算法IP的软硬件协同测试系统
15
作者 牛致远 邓杰 +1 位作者 冯冲 施展 《佳木斯大学学报(自然科学版)》 2025年第9期5-8,20,共5页
随着SoC设计中IP核数量迅速增加,传统测试方法在成本和验证周期方面面临挑战。为提高图像算法IP核测试的效率与准确性,构建了一种基于FPGA异构计算的软硬件协同物理测试系统。系统以ZYNQ7100芯片为核心,构建软硬协同验证框架:在ARM端部... 随着SoC设计中IP核数量迅速增加,传统测试方法在成本和验证周期方面面临挑战。为提高图像算法IP核测试的效率与准确性,构建了一种基于FPGA异构计算的软硬件协同物理测试系统。系统以ZYNQ7100芯片为核心,构建软硬协同验证框架:在ARM端部署Linux系统并集成OpenCV库生成标准测试数据,借助AXI总线实现IP物理测试数据采集。所设计系统以FAST角点检测IP电路为目标进行验证,结果显示,在ZYNQ平台上实现3.22倍加速,准确率与召回率均超过95%。该系统在提高测试效率的同时,具备良好的工程实用性与优化策略参考价值。 展开更多
关键词 软硬件协同 IP核测试 FAST角点检测 异构计算
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GSM-R系统BSC/PCU设备以Gb over IP方式接入核心网方案优化
16
作者 田晓丹 李颖 +1 位作者 周崇伟 李随强 《铁路技术创新》 2025年第1期120-125,共6页
随着通信技术的不断发展,基于IP的Gb数据传输(简称Gb over IP)成为GSM-R网络的研究焦点。重点围绕GSM-R系统中BSC/PCU设备以Gb over IP方式接入核心网的方案开展研究,针对BSC/PCU与核心网设备异地设置时,BSC侧无法感知跨传输系统后链路... 随着通信技术的不断发展,基于IP的Gb数据传输(简称Gb over IP)成为GSM-R网络的研究焦点。重点围绕GSM-R系统中BSC/PCU设备以Gb over IP方式接入核心网的方案开展研究,针对BSC/PCU与核心网设备异地设置时,BSC侧无法感知跨传输系统后链路中断,导致保护倒换机制未触发引起业务中断的问题,提出3种解决方案,并进行方案比选与优化,为GSM-R系统BSC/PCU设备以Gb over IP方式对接核心网方案提供操作指导及优化建议,以满足铁路移动通信系统多场景下的组网需求。 展开更多
关键词 GSM-R Gb over IP BSC PCU 核心网 网络优化
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出版企业的核心竞争力分析——以阅文集团为例
17
作者 张一弛 《江苏商论》 2025年第7期20-23,共4页
出版企业的核心竞争力,应对变革和激烈竞争的能力。在阅文集团从单一的网络文学平台到综合性文化产业集团的转型过程中,资本运营、企业管理、IP开发等企业核心竞争力的构成要素都助力其树立起行业领先的优势地位。
关键词 出版企业核心竞争力 阅文集团 IP运营 企业管理
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自适应滤波器的FPGA硬件实现 被引量:3
18
作者 刘燕 肖庆高 +1 位作者 张健 徐文祥 《微处理机》 2024年第4期51-54,共4页
采用LMS算法和FIR框架结构,对一种基于FPGA硬件的自适应滤波器系统的实现方法展开探讨。系统采用自顶向下的模块化方案设计16阶自适应滤波器。顶层文件包含两个接口、FIR滤波、误差计量和抽头系数共5个模块。系统参数前期均由MATLAB仿... 采用LMS算法和FIR框架结构,对一种基于FPGA硬件的自适应滤波器系统的实现方法展开探讨。系统采用自顶向下的模块化方案设计16阶自适应滤波器。顶层文件包含两个接口、FIR滤波、误差计量和抽头系数共5个模块。系统参数前期均由MATLAB仿真验证选取最优值。硬件测试平台选用以ZYNQ-7000系列芯片为核心的开发板。加噪正弦波信号经系统滤波处理后通过示波器观测,显示去噪效果良好,且通过逻辑分析仪抓取的结果与MATLAB理论仿真结果符合度较好。系统可以封装成一个自适应反复调用的功放IP核,适用于音频、图像、视频等信号滤波处理领域,具有一定的工程应用价值。 展开更多
关键词 LMS算法 自适应滤波器 有限脉冲响应 FPGA器件 IP核
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基于NCO IP核的正弦波信号发生器的实验教学设计
19
作者 易向东 《工业控制计算机》 2024年第7期74-75,共2页
数字控制振荡器是一种能够生成可调频率的数字信号的电路或算法。通过分析数字控制振荡器的实现原理,采用NCO IP核在Intel FPGA芯片EP4CE6F17C8N上产生正弦波信号。采用Signal Tap Logic Analysis逻辑分析工具对数字电路进行实时调试和... 数字控制振荡器是一种能够生成可调频率的数字信号的电路或算法。通过分析数字控制振荡器的实现原理,采用NCO IP核在Intel FPGA芯片EP4CE6F17C8N上产生正弦波信号。采用Signal Tap Logic Analysis逻辑分析工具对数字电路进行实时调试和分析,实验结果表明设计方案可行。 展开更多
关键词 数字控制振荡器 NCO IP核 正弦波信号
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基于可控制性度量的图神经网络门级硬件木马检测方法
20
作者 张洋 刘畅 李少青 《计算机工程》 CAS CSCD 北大核心 2024年第7期164-173,共10页
随着全球化的不断深入,第三方知识产权(IP)核应用越来越广泛。随着硬件木马攻击技术逐渐成熟,使得在芯片设计阶段植入硬件木马成为可能。因此,在芯片设计过程中面临IP核被植入木马的严重威胁,现有研究所提的硬件木马检测方法具有依赖黄... 随着全球化的不断深入,第三方知识产权(IP)核应用越来越广泛。随着硬件木马攻击技术逐渐成熟,使得在芯片设计阶段植入硬件木马成为可能。因此,在芯片设计过程中面临IP核被植入木马的严重威胁,现有研究所提的硬件木马检测方法具有依赖黄金参考电路、需要完备的测试向量、大量的样本进行学习等特征。面向IP核的硬件木马检测需求,提出一种基于可控制性度量的图神经网络检测方法。该方法以门级网表作为输入,首先以可控制性值为指导,得到可疑的门节点,用于缩小搜索范围;然后利用可疑门节点生成对应的子图,利用图卷积神经网络从子图中提取特征,实现对子图的分类和检测,最终识别硬件木马。实验结果表明,该方法无须测试激励和黄金模型,利用硬件木马的隐蔽特性与结构特征相结合的方法提升硬件木马的检测准确率,平均真阳率为100%,假阳率为0.75%,在保证较高真阳率的同时可有效降低假阳率,达到较好的检测效果。 展开更多
关键词 知识产权核 硬件木马 可控制性度量 子图 图卷积神经网络
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