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基于IEEE 1838和IEEE 1149.4标准的叠层芯片连接性测试结构设计
1
作者
黄新
周雨宇
《计算机测量与控制》
2026年第2期1-9,共9页
为了解决叠层芯片在复杂生产环节中很难进行较为完备的在线测试与传统探针测试方法TSV测试损耗高且难以在绑定后阶段进行测试的问题,结合IEEE 1838标准的叠层芯片边界扫描测试结构和IEEE 1149.4标准的混合信号边界扫描测试结构,设计了...
为了解决叠层芯片在复杂生产环节中很难进行较为完备的在线测试与传统探针测试方法TSV测试损耗高且难以在绑定后阶段进行测试的问题,结合IEEE 1838标准的叠层芯片边界扫描测试结构和IEEE 1149.4标准的混合信号边界扫描测试结构,设计了基于边界扫描技术的叠层芯片连接性测试结构,其主要包含内部测试总线、测试总线接口电路和能实现将TSV与芯片内核隔离的模拟开关矩阵组成的模拟边界扫描通道,数字/模拟双通道可配置的边界扫描单元和一系列适配叠层芯片边界扫描接口结构;并通过FPGA仿真验证表明测试结构在叠层芯片连接性测试方面尤其是对TSV的电学特性测量具有良好的可控性与可观性,为传统TSV电学参数测量方法提供了一种有效的片上测试途径。
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关键词
ieee1838
IEEE1149.4
TSV
边界扫描测试
可测试性设计
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职称材料
一种适用于Chiplet测试的通用测试访问端口控制器电路设计
被引量：
2
2
作者
蔡志匡
周国鹏
+2 位作者
宋健
王子轩
郭宇锋
《电子与信息学报》
EI
CSCD
北大核心
2023年第5期1593-1601,共9页
在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTA...
在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。
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关键词
3维集成电路
Chiplet
中介层
可测试性设计
IEEE
1838标准协议
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职称材料
题名
基于IEEE 1838和IEEE 1149.4标准的叠层芯片连接性测试结构设计
1
作者
黄新
周雨宇
机构
桂林电子科技大学电子工程与自动化学院
出处
《计算机测量与控制》
2026年第2期1-9,共9页
基金
广西自动检测技术与仪器重点实验室项目(YQ23102,YQ23210)
广西类脑计算与智能芯片重点实验室开放基金课题(BCIC-23-K7)。
文摘
为了解决叠层芯片在复杂生产环节中很难进行较为完备的在线测试与传统探针测试方法TSV测试损耗高且难以在绑定后阶段进行测试的问题,结合IEEE 1838标准的叠层芯片边界扫描测试结构和IEEE 1149.4标准的混合信号边界扫描测试结构,设计了基于边界扫描技术的叠层芯片连接性测试结构,其主要包含内部测试总线、测试总线接口电路和能实现将TSV与芯片内核隔离的模拟开关矩阵组成的模拟边界扫描通道,数字/模拟双通道可配置的边界扫描单元和一系列适配叠层芯片边界扫描接口结构;并通过FPGA仿真验证表明测试结构在叠层芯片连接性测试方面尤其是对TSV的电学特性测量具有良好的可控性与可观性,为传统TSV电学参数测量方法提供了一种有效的片上测试途径。
关键词
ieee1838
IEEE1149.4
TSV
边界扫描测试
可测试性设计
Keywords
ieee1838
IEEE1149.4
TSV
boundary scan testing
design for testability
分类号
TP274 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
一种适用于Chiplet测试的通用测试访问端口控制器电路设计
被引量：
2
2
作者
蔡志匡
周国鹏
宋健
王子轩
郭宇锋
机构
南京邮电大学集成电路科学与工程学院
射频集成与微组装技术国家地方联合工程实验室
出处
《电子与信息学报》
EI
CSCD
北大核心
2023年第5期1593-1601,共9页
基金
国家自然科学基金(61974073)。
文摘
在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。
关键词
3维集成电路
Chiplet
中介层
可测试性设计
IEEE
1838标准协议
Keywords
3D integrated circuit
Chiplet
Interposer
Design for test
IEEE 1838 standard protocol
分类号
TN402 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于IEEE 1838和IEEE 1149.4标准的叠层芯片连接性测试结构设计
黄新
周雨宇
《计算机测量与控制》
2026
0
在线阅读
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职称材料
2
一种适用于Chiplet测试的通用测试访问端口控制器电路设计
蔡志匡
周国鹏
宋健
王子轩
郭宇锋
《电子与信息学报》
EI
CSCD
北大核心
2023
2
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职称材料
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