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基于HDL Designer的FPGA静态测试技术研究
1
作者 刘静静 黄显果 +1 位作者 王振 常卫 《工业控制计算机》 2021年第12期68-69,72,共3页
为保障电力行业软件产品FPGA测试质量,结合电力系统相关FPGA软件产品研究,利用Mentor HDL Designer工具进行静态测试,为有效精简测试结果条目,提高静态测试效率和质量,提出了一种基于测试项目的最小规则库优化方案,并给出了搭建测试环... 为保障电力行业软件产品FPGA测试质量,结合电力系统相关FPGA软件产品研究,利用Mentor HDL Designer工具进行静态测试,为有效精简测试结果条目,提高静态测试效率和质量,提出了一种基于测试项目的最小规则库优化方案,并给出了搭建测试环境遇到的典型问题解决办法。最后对最小规则库进行验证,测试结果表明,该方案能有效保障FPGA软件产品测试质量。 展开更多
关键词 静态测试 hdl designer 最小规则库 FPGA
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C程序的Verilog HDL实现 被引量：1
2
作者 汪沁 俞建定 +1 位作者 李向如 王新彪 《微型机与应用》 2015年第1期29-31,35,共4页
随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了... 随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了有限状态机理论,分析了在利用有限状态机进行设计时应该遵循的准则,并给出了一个具体的转化实例和最终的仿真结果。从仿真结果可以看出此方法是可行的。 展开更多
关键词 有限状态机(FSM) VERILOG hdl 硬件设计 C程序
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两种硬件描述语言VHDL/Verilog的发展及其应用 被引量：12
3
作者 罗杰 康华光 《电气电子教学学报》 2002年第4期1-5,共5页
首先简要介绍了两种 HDL( Hardware Description L anguage)的发展和内容 ,叙述了 HDL 语言的主要特点 ,然后就 HDL 的设计流程作较详细的讨论 ,附有 HDL的设计举例。
关键词 硬件描述语言 数字逻辑设计 电子设计自动化 Vhdl VERILOGhdl EDA
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基于层次化设计的Verilog HDL增量编译方法
4
作者 胡燕翔 刘明业 《计算机工程与应用》 CSCD 北大核心 2003年第22期9-11,共3页
根据自顶向下设计方法和使用VerilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进... 根据自顶向下设计方法和使用VerilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进行增量编译,同时更新编译结果和重构层次引用关系。在设计VerilogHDL编译器的同时予以实现。通过测试证明对于多模块设计中个别模块的修改,使用增量编译可以显著缩短重新编译的时间开销。 展开更多
关键词 增量编译 IC VERILOG hdl 模块 设计层次
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基于Verilog HDL的FPGA数字系统设计优化 被引量：4
5
作者 李桂林 苗长新 《计算机与数字工程》 2010年第8期208-210,共3页
文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与... 文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。 展开更多
关键词 VERILOGhdl FPGA系统 流水线技术 资源共享技术
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用Verilog HDL实现基于FPGA的通用分频器的设计 被引量：2
6
作者 罗浩 许艳 仲佳嘉 《科技广场》 2008年第10期215-216,共2页
在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。
关键词 数字逻辑电路设计 分频器 FPGA VERILOG hdl
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ABEL-HDL在数字系统设计中的运用
7
作者 冼凯仪 《现代计算机》 2002年第1期33-35,共3页
本文介绍了一个数字系统的设计过程。随着计算机辅助设计的发展,硬件描述语言已成为电子技术设计的重要工具。
关键词 硬件描述语言 数字系统 设计 ABEL-hdl 电子线路 计算机辅助设计
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基于硬件描述语言ABEL-HDL实现组合逻辑电路的探讨
8
作者 黄晓明 《湖北教育学院学报》 2007年第2期28-31,共4页
随着科学技术的发展,硬件描述语言HDL已经成为现代EDA技术的重要组成部分。硬件工程师们也常利用计算机这个工具在EDA软件平台上用硬件描述语言完成数字系统的设计。这种“自顶向下由概念驱动工程”的新型设计理念极大地提高了硬件工程... 随着科学技术的发展,硬件描述语言HDL已经成为现代EDA技术的重要组成部分。硬件工程师们也常利用计算机这个工具在EDA软件平台上用硬件描述语言完成数字系统的设计。这种“自顶向下由概念驱动工程”的新型设计理念极大地提高了硬件工程师们的设计效率、缩短了产品的研发周期。本文将探讨硬件描述语言ABEL-HDL的知识要点和学习难点,并通过应用实例讨论使用ABEL-HDL语言对几种典型的组合逻辑电路的设计方法。 展开更多
关键词 硬件描述语言 ABEL—hdl 组合逻辑电路设计
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Verilog HDL数字钟电路的设计研究 被引量：1
9
作者 高忠坚 魏茂金 +1 位作者 张锐戈 饶连周 《萍乡学院学报》 2016年第3期27-31,共5页
在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层... 在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出Verilog HDL与C语言编程的不同。 展开更多
关键词 数字钟 EDA 数字系统设计 VERILOGhdl FPGA
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基于Verilog HDL的IIC总线IP核设计 被引量：8
10
作者 朱诚诚 石晶晶 +1 位作者 陈斯 张萌 《电子器件》 CAS 北大核心 2015年第6期1336-1340,共5页
设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数... 设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。 展开更多
关键词 专用集成电路 IIC总线IP核设计 仿真及硬件测试 VERILOG hdl 状态机
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几种硬件描述语言HDL的现状与发展 被引量：1
11
作者 程琤 《重庆工业高等专科学校学报》 2004年第5期36-38,共3页
简要介绍了五种HDL(HardwareDescriptionLanguage)的发展和内容,叙述了HDL语言的主要特点,后就HDL的设计流程作较详细的讨论,并探讨了硬件描述语言的近期发展。
关键词 硬件描述语言 数字逻辑设计 Vhdl Vefiloghdl
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浅析ASIC技术与VHDL语言
12
作者 张宏宇 方建 邱卫国 《光电对抗与无源干扰》 2002年第3期30-32,共3页
利用硬件描述语言 (HDL)设计数字电路中的专用集成电路 (ASIC)是目前国际上较为流行的一种设计方法。简要分析了采用ASIC技术开发硬件系统的优点 ,并对VHDL(超高速集成电路硬件描述语言 )作为标准的HDL的功能和特性进行了初步探讨。
关键词 ASIC技术 Vhdl语言 专用集成电路 硬件描述语言 设计方法 EDA
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基于Verilog HDL的有限状态机的优化设计 被引量：8
13
作者 罗翔 李娇龙 田正凯 《电子质量》 2012年第3期36-38,42,共4页
有限状态机(FSM)在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在... 有限状态机(FSM)在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在电路上、仿真中以及稳定性上的优缺点。结果表明,采用两段式(Two-always)和三段式(Three-always)设计的状态机在多方面上都优于用一段式(One-always)所设计的状态机,而且采用三段式所设计的状态机在稳定性上更优于用两段式所设计的状态机。 展开更多
关键词 VERILOG hdl 有限状态机 QuartusⅡ 优化设计
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基于HDL与PLD的数字电路与逻辑设计实验
14
作者 王清 张保安 《河北工业科技》 CAS 2003年第5期35-37,43,共4页
简述了代表当今电子设计自动化(EDA)技术最新发展潮流的硬件电路设计语言HDL及其设计理念和设计方法,通过实例比较了HDL与传统的数字电路系统实验手段的优劣,进行了基于HDL和PLD的数字电路与逻辑设计实验的改革与探索。从开展的实验情况... 简述了代表当今电子设计自动化(EDA)技术最新发展潮流的硬件电路设计语言HDL及其设计理念和设计方法,通过实例比较了HDL与传统的数字电路系统实验手段的优劣,进行了基于HDL和PLD的数字电路与逻辑设计实验的改革与探索。从开展的实验情况看,学生兴趣浓厚,教学效果良好。 展开更多
关键词 电子设计自动化 数字电路 硬件描述语言 可编程逻辑器件 集成电路 仿真 逻辑设计实验
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基于Verilog HDL的汽车尾灯控制器设计
15
作者 卢学敏 李丹宁 《现代信息科技》 2019年第7期26-28,31,共4页
EDA技术是当今电子信息领域最先进的技术之一,EDA自动化程度高、功能更加完善且运行速度快;在本文的设计中,采用VerilogHDL作为硬件的描述语言,其顶层原理图主要分为三个模块,分别为:左边灯控制模块、右边灯控制模块和分频模块。首先通... EDA技术是当今电子信息领域最先进的技术之一,EDA自动化程度高、功能更加完善且运行速度快;在本文的设计中,采用VerilogHDL作为硬件的描述语言,其顶层原理图主要分为三个模块,分别为:左边灯控制模块、右边灯控制模块和分频模块。首先通过Verilog HDL语言编写各电路模块,然后对其进行波形仿真,之后根据写好的各电路模块设计顶层文件,最后将设计的顶层电路下载到实验箱,从实验结果可知,本文所设计的电路实现了汽车左转、右转、刹车、夜间行驶等功能。 展开更多
关键词 VERILOGhdl 设计和仿真 汽车尾灯
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基于Verilog HDL设计的PWM输出控制
16
作者 孙朝霞 《井冈山大学学报（自然科学版）》 2007年第6期30-32,38,共4页
介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能。并以电机控制为例,重点对硬件电路和软件设计进行了论述。与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改... 介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能。并以电机控制为例,重点对硬件电路和软件设计进行了论述。与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高。 展开更多
关键词 VERILOG hdl PWM 设计方法
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简化HDL的设计方法
17
作者 彭乡琳 《兵工自动化》 2005年第6期107-108,共2页
简化硬件描述语言(HDL)的设计方法,选用XC2S15-6CS144芯片,分别使用直接功能描述、分解功能描述、硬件原语等方法实现9×5位(二进制)乘法器设计。并通过对三组实验结果的资源损耗对比分析,得出简化HDL设计的一般规律,即对设计输入... 简化硬件描述语言(HDL)的设计方法,选用XC2S15-6CS144芯片,分别使用直接功能描述、分解功能描述、硬件原语等方法实现9×5位(二进制)乘法器设计。并通过对三组实验结果的资源损耗对比分析,得出简化HDL设计的一般规律,即对设计输入处理越详细,对设计电路描述越具体,则其代码录入量越大,资源消耗越小。 展开更多
关键词 硬件描述语言设计 直接描述 分解功能描述 硬件原语 资源消耗
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基于Verilog HDL的简易电子钟设计 被引量：1
18
作者 李昊旻 王颖 《信息与电脑》 2021年第2期107-109,共3页
简易电子时钟是生活中十分常见的电子产品,与传统机械表相比,更加直观与准确。基于此,本文探讨了基于Verilog HDL的简易电子钟设计。该电子时钟使用12小时制,时钟采用的计数器使用"12自动置1"的运行规则,分钟采用的计数器为84... 简易电子时钟是生活中十分常见的电子产品,与传统机械表相比,更加直观与准确。基于此,本文探讨了基于Verilog HDL的简易电子钟设计。该电子时钟使用12小时制,时钟采用的计数器使用"12自动置1"的运行规则,分钟采用的计数器为8421BCD码60进制的计数器,设计虽然简单,但在生活中具有重要的意义。 展开更多
关键词 Verilog hdl 电子时钟 设计
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基于Verilog HDL到SystemC编译中头文件嵌套关系的研究
19
作者 王磊 廖帆 纪红阳 《计算机与现代化》 2011年第10期183-186,共4页
随着大规模集成电路的快速发展,软硬件的协同设计和验证技术变得越来越重要,其中硬件语言Verilog HDL和软件语言SystemC之间的编译转换问题也变得热门。本文研究在Verilog HDL到SystemC编译语义转化中,等效生成Sys-temC头文件的嵌套关... 随着大规模集成电路的快速发展,软硬件的协同设计和验证技术变得越来越重要,其中硬件语言Verilog HDL和软件语言SystemC之间的编译转换问题也变得热门。本文研究在Verilog HDL到SystemC编译语义转化中,等效生成Sys-temC头文件的嵌套关系问题。首先提出问题模型,然后利用构造依赖树的算法设计解决问题,最后得到合理的结果。 展开更多
关键词 VERILOG hdl SYSTEMC 依赖关系树 软硬件协同
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Verilog HDL数字钟电路的设计研究 被引量：4
20
作者 李冠霖 张宝玲 《无线互联科技》 2021年第4期67-68,共2页
使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序... 使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Verilog HDL编程语言应用到数字钟电路的设计内,可提升数字钟电路的功能性与实用性。 展开更多
关键词 Verilog hdl 数字钟电路 电路设计
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