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1M点可变点数FFT处理电路的设计与实现
1
作者 胡志超 万勇 张亚洲 《太赫兹科学与电子信息学报》 2025年第10期1074-1081,共8页
针对频谱分析仪中超长点数快速傅里叶变换(FFT)处理电路在分析短脉冲信号时信号捕获概率(POI)低和100%POI指标低的问题,提出一种支持多路延迟置换结构FFT处理电路的旋转因子索引电路设计方法。设计了一个1M点至256点可变点数FFT处理电路... 针对频谱分析仪中超长点数快速傅里叶变换(FFT)处理电路在分析短脉冲信号时信号捕获概率(POI)低和100%POI指标低的问题,提出一种支持多路延迟置换结构FFT处理电路的旋转因子索引电路设计方法。设计了一个1M点至256点可变点数FFT处理电路,能够在超长点数模式下提供高频率分辨能力,在有效采样率为3.2 GHz、窗函数为布莱克曼哈里斯四项窗时,具有分辨频谱间隔6 kHz以上信号的能力;在短点数模式下提供高信号捕获概率,理论上可100%截获持续超过80 ns的短时信号。该FFT处理电路采用流水线设计,具备16路并行数据通路,能够在200 MHz时钟环境中达到3.2 G/s样点的吞吐率,具有强大的实时处理能力。在现场可编程逻辑门电路(FPGA)平台完成了FFT处理电路的仿真与物理实现,对比单路延迟反馈(SDF)结构设计,该FFT处理电路在消耗相近资源的情况下提供了13倍的吞吐率。 展开更多
关键词 fft处理器 旋转因子索引电路 数据二进制编码 低运算复杂度
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基于FPGA的FFT处理器的设计与仿真 被引量：7
2
作者 董惠 卫铭斐 +1 位作者 江丽 曾俊 《微电子学与计算机》 CSCD 北大核心 2008年第11期117-120,共4页
针对电网存在较大谐波误差和不对称误差的情况,运用频域FFT算法,设计实现了电力实时参数监测用FFT处理器.处理器采用按频率抽取的基-2算法,分级流水线以及定点运算结构,由6个功能模块组成.整个设计基于Verilog HDL语言进行模块化设计,采... 针对电网存在较大谐波误差和不对称误差的情况,运用频域FFT算法,设计实现了电力实时参数监测用FFT处理器.处理器采用按频率抽取的基-2算法,分级流水线以及定点运算结构,由6个功能模块组成.整个设计基于Verilog HDL语言进行模块化设计,采用FPGA作为逻辑控制器,并运用QuartusⅡ工具进行了综合仿真.仿真结果表明处理器达到了高精度电力参数监测的要求,对电网谐波分析与经济运行具有实用价值. 展开更多
关键词 fft处理器 FPGA VERILOG HDL语言 QuartusⅡ 电力参数
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一种高速定点FFT处理器的设计与实现 被引量：9
3
作者 付博 李栋 谢应科 《计算机工程》 EI CAS CSCD 北大核心 2005年第11期52-55,共4页
提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬... 提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9.8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。 展开更多
关键词 快速傅立叶变换 fft处理器 CORDIC算法
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基2×2FFT的地址映射算法 被引量：8
4
作者 谢应科 侯紫峰 韩承德 《计算机学报》 EI CSCD 北大核心 2000年第10期1051-1055,共5页
FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出... FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出基 2× 2 FFT的并行数据访问算法 ,通过使用 4个存储体 ,它可以同时完成所需的 4个数据的读取或写入操作 .该算法易于用硬件实现 ,其操作数访问地址的产生速度快于已有的算法 . 展开更多
关键词 快速傅里叶变换 合成孔径雷达 地址映射算法
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一种高速实时定点FFT处理器的设计 被引量：25
5
作者 韩泽耀 韩雁 郑为民 《电路与系统学报》 CSCD 2002年第1期18-22,共5页
本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案,作者在这种高速FFT设计时选择的特点基于Radix 4 DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构。另外由于FFT基4运算的复杂性,所以在设计基4运算单元、数据... 本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案,作者在这种高速FFT设计时选择的特点基于Radix 4 DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构。另外由于FFT基4运算的复杂性,所以在设计基4运算单元、数据通道中串并转换、运算数据的拉齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是:尽可能地能够进行高速的FFT运算,本文针对1024点、16 bits位长、定点数、复数点进行运算;考虑到芯片外围接口的问题,希望外围能够尽量方便用户使用,所以在外围数据、状态和控制线上比较精简,从而把复杂的控制部分转移到芯片内部实现。 展开更多
关键词 高速实时定点 FPGA ASIC fft处理器 电路设计
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基于FPGA的FFT处理器设计与实现 被引量：9
6
作者 杨静 郑恩让 +1 位作者 张玲 马令坤 《化工自动化及仪表》 CAS 北大核心 2010年第3期107-109,124,共4页
针对所设计数字谐波分析仪中速度和实现成本的瓶颈,提出一种基于FPGA的高速FFT处理器设计方法,并用CycloneII系列FPGAEP2C35F672C6芯片实现了处理器。处理器采用按时间抽取基4算法,使用改进的CORDIC流水线结构设计蝶形运算单元,同时采... 针对所设计数字谐波分析仪中速度和实现成本的瓶颈,提出一种基于FPGA的高速FFT处理器设计方法,并用CycloneII系列FPGAEP2C35F672C6芯片实现了处理器。处理器采用按时间抽取基4算法,使用改进的CORDIC流水线结构设计蝶形运算单元,同时采用双端口RAM存储结构,整体基于VHDL语言进行模块化设计,经过仿真和硬件测试,结果与MATLAB计算结果相比较验证了设计的正确性。当系统工作频率为90MHz时,完成1024点输入为12位复数的FFT需要45.6μs,满足所设计的数字频谱分析仪系统实时性要求,解决了系统实时性和资源占用的矛盾。同时该处理器是在不使用IP核的前提下开发的,降低了实现成本。 展开更多
关键词 fft处理器 FPGA VHDL语言 CORDIC算法
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可变长FFT并行旋转因子高效产生算法及实现 被引量：6
7
作者 刘红侠 杨靓 +1 位作者 黄巾 黄士坦 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第3期541-546,共6页
为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略.该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因... 为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略.该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关.该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上. 展开更多
关键词 快速傅里叶变换(fft) 旋转因子 混合基4/2 地址产生单元 fft处理器
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一种支持多数据块混合处理的FFT优化方法 被引量：6
8
作者 洪钦智 王志君 +1 位作者 郭一凡 梁利平 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2022年第6期42-50,共9页
针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及... 针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及可支持多数据块混合处理的块浮点处理架构,使得在同一硬件框架下可支持1个基9/2个基8/3个基5/4个基4/5个基3的高精度蝶形运算,运算速率和资源效率较高。基于上述方法,实现了一种支持4G/5G标准的多模高性能快速傅里叶变换处理器,可以支持64~4 096点的FFT/iFFT和12~3 240点的DFT/iDFT处理(60种点数模式)。该快速傅里叶变换处理器基于55 nm CMOS工艺实现,面积1.59 mm^(2),最高工作频率500 MHz,单数据模式下最大吞吐率1.5 GS/s,混合数据模式下最大吞吐率2.2 GS/s。与近年研究相比,该设计在增加较少资源的情况下,实现了更多点数支持、更高的吞吐率(2X~6X)和各种点数下更均衡的性能。 展开更多
关键词 快速傅里叶变换处理器 高性能 多模式 5G
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块浮点FFT处理器的有限字长效应分析 被引量：3
9
作者 乔树山 黑勇 +1 位作者 吴斌 王晓琴 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第1期58-60,共3页
研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数... 研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数和级数的变化趋势。通过SPEED开发平台得到的硬件仿真结果验证了该方法估计字长效应的正确性,可以将其应用于工程分析。 展开更多
关键词 fft处理器 有限字长效应 基8单元 SPEED开发平台
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一种高性能FFT处理器的VLSI结构设计 被引量：7
10
作者 孙阳 余锋 《微电子学》 CAS CSCD 北大核心 2003年第4期358-361,共4页
　针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FF... 　针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。 展开更多
关键词 fft处理器 VLSI 结构设计 快速傅里叶变换 数字信号处理
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基于动态可重构的FFT处理器的设计与实现 被引量：5
11
作者 潘伟 刘欢 李广军 《微电子学》 CAS CSCD 北大核心 2009年第1期69-72,共4页
提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilin... 提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真。较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性。 展开更多
关键词 动态部分可重构 fft处理器 FPGA
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基于FPGA的可扩展高速FFT处理器的设计与实现 被引量：6
12
作者 刘晓明 孙学 《电讯技术》 2005年第3期147-151,共5页
本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构... 本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。 展开更多
关键词 快速傅里叶变换 处理器 坐标旋转数字计算机 现场可编程门阵列 设计
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FFT处理器的一种扫描内建自测试方案 被引量：3
13
作者 杨德才 谢永乐 陈光 《仪器仪表学报》 EI CAS CSCD 北大核心 2008年第2期299-303,共5页
对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将... 对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将系统已有流水线寄存器构成扫描链且通过扫描链的可重构,不仅进一步简化了测试设计要求,而且减少了硬件成本和系统性能占用,同时还具有测试向量少、故障覆盖率高的优点。 展开更多
关键词 内建自测试 可测性设计 fft处理器 扫描测试
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基于FPGA的FFT处理器研究与设计 被引量：6
14
作者 杨军 郭跃东 蒋慕蓉 《计算机技术与发展》 2009年第9期225-227,231,共4页
给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在... 给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在Altera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟。 展开更多
关键词 fft处理器 CORDIC算法 FPGA
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数据全并行FFT处理器的设计 被引量：7
15
作者 谢应科 付博 《计算机研究与发展》 EI CSCD 北大核心 2004年第6期1022-1029,共8页
讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,... 讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,且寻址方式简单 运算部件采用 3个乘法的复数运算算法 ,有效减少了运算部件的大小 ,它既可以作基 4蝶形运算 ,也可以同时进行 2个基 2蝶形运算 采用Altera公司的EP2 0 0K4 0 0E ,工作频率达到 89MHz,1 0 2 4点 1 6位复数FFT需要 1 4 1 μs,4 0 96点需要 6 展开更多
关键词 快速傅里叶变换(fft) fft处理器
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流水并行1-D FFT地址映射算法 被引量：2
16
作者 刘红侠 杨靓 +1 位作者 黄巾 黄士坦 《武汉大学学报（工学版）》 CAS CSCD 北大核心 2008年第3期123-127,共5页
讨论了2个流水蝶形单元并行的地址映射算法.由于FFT级间数据读写关系复杂,实现每次并行执行2个蝶式运算的地址产生非常复杂.通过对基2数据流图的改造,将存储器分为2个存储体,各级每个蝶式运算的1对操作数位于同一存储体,并行执行的2对... 讨论了2个流水蝶形单元并行的地址映射算法.由于FFT级间数据读写关系复杂,实现每次并行执行2个蝶式运算的地址产生非常复杂.通过对基2数据流图的改造,将存储器分为2个存储体,各级每个蝶式运算的1对操作数位于同一存储体,并行执行的2对操作数位于不同存储体相同地址,计算结果按原址写回,同时每次计算所需的2个旋转因子地址间存在一定关系,因而可用1个地址产生单元,实现2条流水线并行所需的操作数及旋转因子的并行访问.本地址产生单元易于实现,资源需求少、延时较小,且可使蝶式计算循环次数减少一半. 展开更多
关键词 快速傅里叶变换(fft) 并行fft处理器 地址产生单元
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基于DSP的实数FFT算法研究与实现 被引量：14
17
作者 陈恒亮 蒋勇 《动力学与控制学报》 2005年第2期50-53,共4页
介绍了一种实数快速傅里叶变换(FFT)的设计原理及实现方法,利用输入序列的对称性,将2N点的实数FFT计算转化为N点复数FFT计算,然后将FFT的N点复数输出序列进行适当的运算组合,获得原实数输入的2N点FFT复数输出序列,使FFT的运算量减少了... 介绍了一种实数快速傅里叶变换(FFT)的设计原理及实现方法,利用输入序列的对称性,将2N点的实数FFT计算转化为N点复数FFT计算,然后将FFT的N点复数输出序列进行适当的运算组合,获得原实数输入的2N点FFT复数输出序列,使FFT的运算量减少了近一半,很大程度上减少了系统的运算时间,解决了信号处理系统要求实时处理与傅里叶变换运算量大之间的矛盾.同时,给出了在TMS320VC5402DSP上实现实数FFT的软件设计,并比较了执行16,32,64,128,256,512,1024点实数FFT程序代码与相同点数复数FFT的程序代码运行时间.经过实验验证,各项指标均达到了设计要求. 展开更多
关键词 fft DSP 实数 算法研究 TMS320VC5402 快速傅里叶变换 输出序列 程序代码 设计原理 运算时间 实时处理 系统要求 信号处理 软件设计 运行时间 设计要求 运算量 复数 对称性 计算
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并行数据FFT/IFFT处理器的设计 被引量：7
18
作者 万红星 陈禾 韩月秋 《北京理工大学学报》 EI CAS CSCD 北大核心 2006年第4期338-341,共4页
针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并... 针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并行地从4个存储器中读取蝶形运算所需操作数.仿真结果表明,该结构可以运用于对面积和速度要求较高的应用场合. 展开更多
关键词 fft/Ifft处理器 蝶形单元 并行数据
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低功耗可配置FFT处理器的ASIC设计 被引量：1
19
作者 晏敏 李杰 +2 位作者 章兢 彭礴 谢斌 《微电子学》 CAS CSCD 北大核心 2010年第6期787-791,共5页
提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算。采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为... 提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算。采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为3个,进一步降低了功耗。同时,在存储器读写和蝶形单元的运算之间采用流水线结构,以提高处理速度。该FFT处理器采用SMIC 0.18μm CMOS工艺库进行综合及布局布线,芯片核心面积为1.09 mm2,功耗仅为0.69 mW/MHz,实现了低功耗的目标。 展开更多
关键词 fft处理器 ASIC 频谱分析
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基于ASIC的128点FFT处理器的设计 被引量：2
20
作者 赖松林 曾益彬 程树英 《福州大学学报（自然科学版）》 CAS CSCD 北大核心 2008年第6期836-840,共5页
所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机... 所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核. 展开更多
关键词 专用集成电路 处理器 快速傅里叶变换 状态机
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