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基于Radix-4 Booth编码的并行乘法器设计 被引量:1
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作者 范文兵 周健章 《郑州大学学报(工学版)》 CAS 北大核心 2025年第1期26-33,共8页
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化... 速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。 展开更多
关键词 Radix-4 booth编码 面积 传输延时 编码器 解码器 Wallace压缩
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基于Radix-4 Booth编码的12位乘累加运算单元设计
2
作者 吴秀龙 王光辰 《中国集成电路》 2025年第3期55-62,共8页
乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过... 乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过Radix-4 Booth编码以减少乘法部分积数量,设计了规则化的生成方案对乘法部分积进行约束以简化后续累加过程,在累加阶段使用了基于4-2压缩和3-2压缩的混合加法树结构以提高压缩效率,引入流水结构以提高吞吐量。在0.5 V下,提出的结构能效可以达到15.04 TOPS/W,相比使用行波进位加法器进行累加的MAC结构优化约13.4%。 展开更多
关键词 乘累加 Radix-4 booth编码 加法树
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基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计
3
作者 王立华 张家胜 徐丽 《山东科技大学学报(自然科学版)》 北大核心 2025年第5期101-110,共10页
逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3... 逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3位编码转换为2个控制信号,共同控制Booth选择器生成部分积,部分积的符号位则使用简单的电路统一扩展;采用进位保留加法器阵列对重组后的部分积进行压缩求和,缩短关键路径,减少电路面积。基于SMIC 28 nm工艺库,对采用改进算法设计的16×16 bit有符号乘法器进行逻辑等价性检查与逻辑综合,逻辑综合后网表的电路延时、电路面积与资源信息表明,该方法能较好地提升乘法器的电路性能。 展开更多
关键词 有符号乘法器 Radix-4 booth算法 部分积重组 逻辑综合
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RSA加密中基于二次Booth编码的Montgomery乘法器(英文) 被引量:3
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作者 王田 崔小欣 +4 位作者 廖凯 廖楠 黄颖 张潇 于敦山 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第4期642-646,共5页
研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和... 研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的Booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。 展开更多
关键词 Montgomery乘法器 booth算法 二次booth编码 高阶booth乘法器
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基于符号扩展的booth乘法器设计与实现 被引量:1
5
作者 熊书伟 宋树祥 《电子测量技术》 北大核心 2024年第20期124-131,共8页
针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使... 针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题,本文在booth2算法的基础上,提出一种改进的基于符号扩展的乘法器优化设计,减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器,并选择交替使用3-2压缩器和4-2压缩器的Wallace树形结构,提高了部分积的压缩效率,还缩短了关键路径的延时,提高了乘法器的运算速度。利用NC-verilog等验证工具对乘法器进行编码验证以及功能仿真,使用Design complier在SIMC 180 nm工艺下进行综合分析,结果表明本文设计的乘法器相较于PicoRV32,乘法指令执行周期缩短了88.2%,面积与功耗也优于同类乘法器。 展开更多
关键词 RISC-V处理器 乘法器 booth算法 符号扩展 Wallace树形结构
原文传递
基于近似Booth4编码的新型低功耗乘法器
6
作者 陆雨龙 李少珍 向石涛 《电工技术》 2024年第8期135-138,143,共5页
随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术... 随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术和乘法系数优化的方法,提升传统Booth4乘法器的运算速率,降低乘法器的功耗。与传统Booth4乘法器相比,该新型Booth4乘法器的功耗和延时分别降低了16.9%和22.9%。为了验证新型Booth4乘法器的实用性,利用其对图像Lena和Gameraman进行图像滤波处理,结果显示图像质量参数为优。 展开更多
关键词 booth算法 乘法器 近似 高斯滤波 低功耗
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基于改进的Booth编码和Wallace树的乘法器优化设计 被引量:15
7
作者 石敏 王耿 易清明 《计算机应用与软件》 CSCD 2016年第5期13-16,共4页
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压... 针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。 展开更多
关键词 乘法器 booth编码 部分积阵列 WALLACE树
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Radix-16 Booth流水线乘法器的设计 被引量:7
8
作者 梁峰 邵志标 梁晋 《西安交通大学学报》 EI CAS CSCD 北大核心 2006年第10期1111-1114,1133,共5页
设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模... 设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%. 展开更多
关键词 乘法器 booth算法 流水线 压缩阵列
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改进型booth华莱士树的低功耗、高速并行乘法器的设计 被引量:5
9
作者 王定 余宁梅 +1 位作者 张玉伦 宋连国 《电子器件》 CAS 2007年第1期252-255,共4页
采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成... 采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的. 展开更多
关键词 乘法器 booth编码 华莱士树 (k:2)压缩器 最终加法器 分割算法
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基于Radix-4 Booth编码的乘法器优化设计 被引量:5
10
作者 陈海民 李峥 谢铁顿 《计算机工程》 CAS CSCD 2012年第1期233-235,共3页
传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部... 传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。 展开更多
关键词 Radix-4booth编码 乘法器 部分积 关键路径延迟 芯片面积消耗
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基4BOOTH编码的高速32×32乘法器的设计与实现 被引量:5
11
作者 周婉婷 李磊 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期106-108,132,共4页
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采... 介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。 展开更多
关键词 booth编码 压缩器 乖法器 WALLACE树
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Experimental study on indoor environment improvement in toll booth by personalized ventilation technology 被引量:2
12
作者 杨华 齐承英 +2 位作者 刘磊 金凤云 闫丙宏 《Journal of Southeast University(English Edition)》 EI CAS 2010年第2期307-310,共4页
The necessity and feasibility of the use of the personalized ventilation(PV)technology in a toll booth is described.First,the indoor environment of the toll booth equipped with a PV system is analyzed.Based on the a... The necessity and feasibility of the use of the personalized ventilation(PV)technology in a toll booth is described.First,the indoor environment of the toll booth equipped with a PV system is analyzed.Based on the analysis results,a set of equipment for controlling the indoor air quality(IAQ)of the toll booth is devised.Then,a full-scale model of the toll booth is set up in the laboratory.The airflow organization,the optimum operation parameters,and the restraint effects of the PV system on pollution are also experimentally studied.The experimental results on the air supply characteristics show that the PV system can effectively reduce the air age,improve the ventilation efficiency,and enhance the comfort and acceptability of human beings.In addition,this system plays a significant role in preventing pollution. 展开更多
关键词 personalized ventilation(PV) indoor air quality(IAQ) toll booth POLLUTION
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基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计 被引量:3
13
作者 何安平 刘晓庆 陈虹 《电子学报》 EI CAS CSCD 北大核心 2018年第4期961-968,共8页
以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本... 以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍. 展开更多
关键词 booth算法 异步设计 两相约束数据捆绑握手协议 Click异步控制器 微流水线
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Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现 被引量:1
14
作者 张鑫 王金城 +1 位作者 孙岩 金西 《小型微型计算机系统》 CSCD 北大核心 2008年第5期976-979,共4页
提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方... 提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合. 展开更多
关键词 Radix-8 booth译码 MONTGOMERY模乘 RSA加密/解密
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面向多媒体信息处理的可重构BOOTH乘法器设计 被引量:1
15
作者 孙川 王友仁 +1 位作者 张砦 孔德明 《微电子学》 CAS CSCD 北大核心 2010年第3期329-333,共5页
设计了一种新型可重构BOOTH乘法器。该乘法器在BOOTH编码、部分积生成、部分积压缩和最终加法器的设计中都充分考虑了可重构的需要,能方便快速地实现8位乘法器和16位乘法器之间的切换,便于在同一电路上实现基于字节和字的多媒体信息处... 设计了一种新型可重构BOOTH乘法器。该乘法器在BOOTH编码、部分积生成、部分积压缩和最终加法器的设计中都充分考虑了可重构的需要,能方便快速地实现8位乘法器和16位乘法器之间的切换,便于在同一电路上实现基于字节和字的多媒体信息处理。该乘法器通过VHDL语言编程实现,采用XST综合,并通过Modelsim在XC2V4000上完成布局布线后仿真。试验结果表明:与基于乘法分配律的可重构乘法器相比,该方法具有占用资源少和速度快的优点。 展开更多
关键词 多媒体信息处理 可重构电路 booth乘法器
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一种新的Booth乘法器设计方法 被引量:3
16
作者 仇冀宏 陈钟鸣 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2006年第11期1477-1480,共4页
文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加... 文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。 展开更多
关键词 变基booth乘法器 部分积
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高速Booth编码模(2^n—1)乘法器的设计 被引量:2
17
作者 李磊 胡剑浩 敖思远 《微电子学与计算机》 CSCD 北大核心 2011年第11期191-193,共3页
在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算... 在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算,简单高效. 展开更多
关键词 乘法器 booth编码算法Wallace树形结构
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24位BOOTH乘法器核的一种有效BIST方法 被引量:1
18
作者 方建平 郝跃 +1 位作者 朱小安 史卫东 《微电子学》 CAS CSCD 北大核心 2003年第4期313-316,共4页
 针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。这种方案只需要对乘法器进行少量的改动,缺陷测试覆盖率可以达到95%左右。该方案还可以应用到其他嵌入式核的可测性设计中。
关键词 booth乘法器 BIST 可测性设计 缺陷测试覆盖率 嵌入式核
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一种新型的晶体管级改进Booth编码单元电路 被引量:1
19
作者 卢君明 林争辉 《微电子学》 CAS CSCD 北大核心 2002年第3期212-214,218,共4页
文章提出了一种新的高速低功耗晶体管级改进 Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 Booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果... 文章提出了一种新的高速低功耗晶体管级改进 Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 Booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果表明 ,电源电压 3.3V和频率 1 0 0 MHz条件下 ,该改进 Booth编码电路的延迟为 0 .34ns,平均功耗为 0 .1 3m W。 展开更多
关键词 晶体管 单元电路 booth编码 逻辑电路
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采用Booth算法的16×16并行乘法器设计 被引量:11
20
作者 刘东 《现代电子技术》 2003年第9期21-22,25,共3页
介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整... 介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。 展开更多
关键词 booth算法 乘法器 WALLACE树 超前进位加法器 VHDL语言
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