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沟道宽度对65nm金属氧化物半导体器件负偏压温度不稳定性的影响研究 被引量:2
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作者 崔江维 郑齐文 +6 位作者 余德昭 周航 苏丹丹 马腾 魏莹 余学峰 郭旗 《电子学报》 EI CAS CSCD 北大核心 2018年第5期1128-1132,共5页
随着MOS器件尺寸缩小,可靠性效应成为限制器件寿命的突出问题.PMOS晶体管的负偏压温度不稳定性(NBTI)是其中关键问题之一.NBTI效应与器件几何机构密切相关.本文对不同宽长比的65nm工艺PMOSFET晶体管开展了NBTI试验研究.获得了NBTI效应... 随着MOS器件尺寸缩小,可靠性效应成为限制器件寿命的突出问题.PMOS晶体管的负偏压温度不稳定性(NBTI)是其中关键问题之一.NBTI效应与器件几何机构密切相关.本文对不同宽长比的65nm工艺PMOSFET晶体管开展了NBTI试验研究.获得了NBTI效应引起的参数退化与器件结构的依赖关系,试验结果表明65nm PMOSFET的NBTI损伤随沟道宽度减小而增大.通过缺陷电荷分析和仿真的方法,从NBTI缺陷产生来源和位置的角度,揭示了产生该结果的原因.指出浅槽隔离(STI)区域的电场和缺陷电荷是导致该现象的主要原因.研究结果为器件可靠性设计提供了参考. 展开更多
关键词 65nm 负偏压温度不稳定性 沟道宽度
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尺寸可变的65nm多叉指射频CMOS器件模型提取与优化
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作者 任铮 李曦 +3 位作者 彭兴伟 胡少坚 石艳玲 赵宇航 《电子器件》 CAS 2011年第5期489-493,共5页
通过对CMOS PSP直流核心模型进行STI参数的修正、探针电阻的引入和提取以及尺寸可变的源漏寄生电阻表达式的引入,呈现了一个尺寸可变的65 nm多叉指射频CMOS器件模型及其提取和优化方法。与实验数据比较结果表明,该模型及其提取和优化方... 通过对CMOS PSP直流核心模型进行STI参数的修正、探针电阻的引入和提取以及尺寸可变的源漏寄生电阻表达式的引入,呈现了一个尺寸可变的65 nm多叉指射频CMOS器件模型及其提取和优化方法。与实验数据比较结果表明,该模型及其提取和优化方法能够在14 GHz以内精确地预测器件性能。 展开更多
关键词 RFMOSFET PSP模型 射频 65nm
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65nm工艺及其设备 被引量:3
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作者 翁寿松 《电子工业专用设备》 2006年第2期18-20,48,共4页
介绍了65nm工艺及其设备。它包括光刻工艺与193nmArf/浸入式光刻机、超浅结工艺与中电流/高电流离子注入机、铜互连工艺与PVD/ALD设备、CMP工艺与低应力CMP设备和清洗工艺与无损伤清洗设备等。
关键词 65nm工艺 设备 芯片
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65nm技术节点的CMP技术
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作者 童志义 《电子工业专用设备》 2006年第10期8-13,共6页
概述了全球CMP设备市场和65nm技术节点CMP技术面临的挑战,给出了65nm技术节点铜工艺的解决方案及CMP后清洗技术。
关键词 CMP设备市场 65nm节点 铜互连 电化学机械抛光 无应力抛光 后CMP清洗
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亚65nm及以下节点的光刻技术 被引量:1
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作者 徐晓东 汪辉 《半导体技术》 CAS CSCD 北大核心 2007年第11期921-925,共5页
由于193 nm浸入式光刻技术的迅速发展,它被业界广泛认为是65 nm和45 nm节点首选光刻技术。配合双重曝光技术,193 nm浸入式光刻技术还可能扩展到32 nm节点,但是光刻成本会成倍增长,成品率会下降。随着ASML在2006年推出全球第一款EUV曝光... 由于193 nm浸入式光刻技术的迅速发展,它被业界广泛认为是65 nm和45 nm节点首选光刻技术。配合双重曝光技术,193 nm浸入式光刻技术还可能扩展到32 nm节点,但是光刻成本会成倍增长,成品率会下降。随着ASML在2006年推出全球第一款EUV曝光设备,人们纷纷看好EUV技术应用到32 nm及以下节点,但是它仍需克服很多技术和经济上的挑战。对于22 nm节点,电子束直写是最可行,成本最低的候选方案,业界将在它与EUV技术之间做出抉择。 展开更多
关键词 65nm 浸入式光刻 极紫外线 电子束直写 分辨率增强技术
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基于65nm工艺的高性能低功耗处理器设计
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作者 权衡 肖瑞瑾 +3 位作者 欧鹏 尤凯迪 黄贝 虞志益 《计算机工程》 CAS CSCD 2012年第19期250-253,共4页
研究并设计一款RISC处理器,从架构设计、电路设计、芯片后端设计多个层次保证其高性能、低功耗的特点。在架构设计层面,通过扩展寄存器堆来提升数据交互的局部性并降低对存储器的访问次数。在电路设计层面,利用动态门控时钟技术对乘除... 研究并设计一款RISC处理器,从架构设计、电路设计、芯片后端设计多个层次保证其高性能、低功耗的特点。在架构设计层面,通过扩展寄存器堆来提升数据交互的局部性并降低对存储器的访问次数。在电路设计层面,利用动态门控时钟技术对乘除法模块和寄存器堆进行高效的时钟控制。在芯片后端设计层面,分析并比较TSMC 65 nm中GP和LP 2种工艺库,采用多阈值设计流程进一步提高处理器的速度并降低功耗。测试结果表明,与其他平台下的性能结果相比,该处理器可以将RS前向纠错解码算法的吞吐率提高4倍~70倍。 展开更多
关键词 高性能低功耗处理器 扩展寄存器 门控时钟 65nm工艺 多阈值
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基于65nm CMOS工艺的2阶温度补偿全CMOS电压基准源 被引量:4
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作者 杨晗 侯晨琛 +2 位作者 钟泽 谢家志 廖书丹 《微电子学》 CAS 北大核心 2021年第1期1-4,共4页
采用65 nm CMOS工艺,设计了一种基于MOS亚阈区特性的全CMOS结构电压基准源。首先利用工作在亚阈值区NMOS管的栅源电压间的差值得到具有特定2阶温度特性的CTAT电压,该CTAT电压的2阶温度特性与PTAT电压2阶温度特性的弯曲方向相反。再通过... 采用65 nm CMOS工艺,设计了一种基于MOS亚阈区特性的全CMOS结构电压基准源。首先利用工作在亚阈值区NMOS管的栅源电压间的差值得到具有特定2阶温度特性的CTAT电压,该CTAT电压的2阶温度特性与PTAT电压2阶温度特性的弯曲方向相反。再通过电流镜技术实现CTAT电压和PTAT电压求和,最终得到具有2阶温度补偿效果的基准输出电压。仿真结果表明,电路可工作在1.1 V到1.5 V电压范围内;在-55℃~160℃范围内,电压基准的温度系数可达5.9×10^(-6)/℃;在1.2 V电源电压下,电路的静态功耗和输出电压值分别为10μW和273.5 mV。 展开更多
关键词 65 nm CMOS工艺 亚阈区 电流镜技术 2阶温度补偿
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基于65nm CMOS工艺的毫米波正交上变频混频器设计
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作者 金宁彬 文进才 《微电子学与计算机》 2023年第2期146-154,共9页
针对射频发射机中镜像干扰信号难以滤除的问题,基于65 nm CMOS工艺设计了一款应用于5G毫米波通信的宽带正交上变频混频器.电路核心部分采用了改进的吉尔伯特混频器结构,通过电流复用跨导级和负阻技术来提高混频器的转换增益.在混频器射... 针对射频发射机中镜像干扰信号难以滤除的问题,基于65 nm CMOS工艺设计了一款应用于5G毫米波通信的宽带正交上变频混频器.电路核心部分采用了改进的吉尔伯特混频器结构,通过电流复用跨导级和负阻技术来提高混频器的转换增益.在混频器射频输出端,基于变压器巴伦,设计了面积小、结构简单的信号合成电路,用于四路射频信号到单端信号的转换以及输出端阻抗匹配.同时,在本振输入端,设计了差分正交耦合器生成四路正交本振信号.仿真结果显示,正交上变频混频器电路在35~45 GHz频率范围内,实现了最大4.53 dB的转换增益.输出1 dB压缩点达到3.25 dBm,镜像抑制度在20 dB以上,本振到射频的端口隔离度在27 dB以上.无源电路的小型化设计使得芯片的总面积仅为0.327mm^(2).在1.2V的直流偏置电压下,芯片功耗仅为28.6 mW. 展开更多
关键词 毫米波 正交上变频混频器 65nm CMOS 耦合器
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赛灵思Virtex-5平台FPGA拉开65nm竞争帷幕
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作者 庞会荣 《世界电子元器件》 2006年第6期97-97,共1页
2005年末,赛灵思就宣布成功生产出了65nm FPGA晶圆原型,其采用65nm工艺的新一代Virtex-5系列平台FPGA终于在近日撩开了神秘面纱.
关键词 FPGA 平台 帷幕 竞争 65nm工艺 晶圆
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客户推动创新Altera揭密65nm新技术
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作者 甘孝松 《中国集成电路》 2006年第7期65-66,共2页
关键词 ALTERA 客户 半导体产品 65nm工艺 面市时间 摩尔定律 密度 效能
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65nm CMOS 10Gbps带AGC及DCOC功能的跨阻放大器 被引量:1
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作者 林少衡 《中国集成电路》 2018年第7期51-55,共5页
利用65nm Mixed Signal CMOS工艺,实现了一种应用于OC-192/SFP+/CPRI-OPTION 8等10Gbps光纤通信网络的接收机跨阻放大器TIA(Trans-impedance Amplifier)。该跨阻放大器采用电压并联负反馈结构作为核心跨阻转换放大器,同时采用有源电感... 利用65nm Mixed Signal CMOS工艺,实现了一种应用于OC-192/SFP+/CPRI-OPTION 8等10Gbps光纤通信网络的接收机跨阻放大器TIA(Trans-impedance Amplifier)。该跨阻放大器采用电压并联负反馈结构作为核心跨阻转换放大器,同时采用有源电感峰化、改进型Cherry-Hooper峰化、负电容峰化等技术以拓展带宽,内置了自动增益控制AGC(Automatic Gain Control)功能以拓宽输入动态范围,直流失调消除DCOC(DC Offset Cancellation)功能以消除输出直流失调。测试结果表明,该芯片跨阻为差分6K欧姆,带宽为8GHz;芯片实际测试灵敏度为-18d Bm(消光比ER为6d B,误码率为10-12,饱和输入光功率达到3d Bm。芯片采用3.3V单电源供电,静态功耗仅为100m W。 展开更多
关键词 跨阻放大器 AGC、DCOC 电感峰化 改进型Cherry-Hooper 负电容峰化 65nm CMOS工艺
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罗门哈斯电子材料公司推出用于65nm铜阻挡层的研磨化学机械研磨垫
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《微纳电子技术》 CAS 2005年第10期487-488,共2页
罗门哈斯电子材料公司化学机械研磨(CMP)技术事业部,9月12日宣布推出Vision Pad^TM VP3100研磨垫。VP3100是产业界中第一种兼备硬研磨垫和软研磨垫优点的研磨垫,用于先进的化学机械研磨。使用Vision Pad^TM VP3100研磨垫时,在大批... 罗门哈斯电子材料公司化学机械研磨(CMP)技术事业部,9月12日宣布推出Vision Pad^TM VP3100研磨垫。VP3100是产业界中第一种兼备硬研磨垫和软研磨垫优点的研磨垫,用于先进的化学机械研磨。使用Vision Pad^TM VP3100研磨垫时,在大批量生产铜晶片时,晶片平坦度优异,而且缺陷率低,从而提高了65nm工艺制程的产量,并且降低设备使用的总成本。 展开更多
关键词 化学机械研磨 电子材料 公司 阻挡层 VISION 65nm工艺 大批量生产 设备使用
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联电2008年65nm工艺比重可超90nm工艺
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《微纳电子技术》 CAS 2006年第12期600-600,共1页
联电预言,2008年65nm工艺比重可望超过90nm工艺,引领先进工艺,并表示联电2007年投资65,45nm先进工艺的资本支出绝不手软。
关键词 90nm工艺 65nm工艺 比重 资本支出
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Axcelis推出65nm工艺大剂量离子注入机
14
《微纳电子技术》 CAS 2006年第3期160-160,共1页
Axcelis技术公司推出可用于大流量注入及亚65nm器件制造的Optima HD离子注入机。这种新型低能大剂量离子注入系统可提供200eV至80keV能量,采用高级点束技术进行注入,可确保晶圆上所有点从相同角度都能看到同一光束;该系统还使用Axce... Axcelis技术公司推出可用于大流量注入及亚65nm器件制造的Optima HD离子注入机。这种新型低能大剂量离子注入系统可提供200eV至80keV能量,采用高级点束技术进行注入,可确保晶圆上所有点从相同角度都能看到同一光束;该系统还使用Axcelis专有RadiusScan技术,产量高,剂量覆盖范围广,可满足传统及新型高剂量离子注入的要求。 展开更多
关键词 离子注入机 大剂量 65nm工艺 离子注入系统 can技术 Optima 大流量 产量高 高剂量 可满足
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地球在转,制程在进步,摩尔定律仍将继续——英特尔65nm制程技术简介
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作者 李琪 《微型计算机》 北大核心 2004年第5期19-21,共3页
虽然摩尔定律被称作定律,但它并不是一种科学规律或者自然法则。它源于1965年4月戈登·摩尔博士(英特尔公司创始人之一)为庆祝《Electronic》杂志创刊35年所撰写的一篇论文。在这篇文章里,戈登·摩尔推测在未来10年中,芯片... 虽然摩尔定律被称作定律,但它并不是一种科学规律或者自然法则。它源于1965年4月戈登·摩尔博士(英特尔公司创始人之一)为庆祝《Electronic》杂志创刊35年所撰写的一篇论文。在这篇文章里,戈登·摩尔推测在未来10年中,芯片上晶体管的数量每18个月都会增长一倍。 展开更多
关键词 英特尔公司 65nm制程 晶体管 应变硅 铜互连 芯片制造
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可替代65nm以上混载DRAM的高密度内存
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《电子元器件应用》 2005年第11期138-138,共1页
瑞萨科技日前开发出一款面向65nm工艺以上SoC(系统级芯片)混载用途的高密度内存“TTRAM(twin transistor RAM)”。旨在取代传统的SoC混载DRAM。TTRAM由2个在SOI(Silicon On Insulator)底板上形成内存单元的MOS晶体管构成。由于无... 瑞萨科技日前开发出一款面向65nm工艺以上SoC(系统级芯片)混载用途的高密度内存“TTRAM(twin transistor RAM)”。旨在取代传统的SoC混载DRAM。TTRAM由2个在SOI(Silicon On Insulator)底板上形成内存单元的MOS晶体管构成。由于无需使用传统DRAM必备的电容器,所以采用65nm以上工艺仍可能继续增大密度。 展开更多
关键词 DRAM 内存单元 高密度 混载 可替代 65nm工艺 MOS晶体管 系统级芯片 SOC 电容器
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东芝与赛灵思扩展代工协议,商定共同开发65nm FPGA
17
《电子产品世界》 2006年第01X期19-19,共1页
东芝(Toshiba)与赛灵思公司(Xilinx)宣布双方已就共同开发下一代65nm(纳米)级FPGA达成协议,并已成功生产出65nmFPGA原型晶圆,其中包括实际的可编程逻辑电路。在此之前,双方已经在90nm代工方面成功合作,赛灵思90nm Virtex-4平... 东芝(Toshiba)与赛灵思公司(Xilinx)宣布双方已就共同开发下一代65nm(纳米)级FPGA达成协议,并已成功生产出65nmFPGA原型晶圆,其中包括实际的可编程逻辑电路。在此之前,双方已经在90nm代工方面成功合作,赛灵思90nm Virtex-4平台FPGA即是在东芝先进的300mm晶圆加工厂批量生产。赛灵思董事会主席、总裁兼首席执行官Wim Roelandts表示:“随着工艺的演进不断推动更新和更紧密的协作以及创新技术方法的出现,我们很高兴能与东芝这样与时俱进的公司成为合作伙伴。我们正在65nm工艺上充满信心地努力前进,因为东芝不仅是数字消费市场65nm技术的业界领导者,在45nm及更精密工艺的研究与开发方面也是业界的领导者。” 展开更多
关键词 研究与开发 FPGA 东芝 协议 300MM晶圆 65nm工艺 可编程逻辑电路 赛灵思公司 扩展 技术方法
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65nm工艺竞争超于激烈
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《电子产品世界》 2004年第08A期94-94,共1页
关键词 65nm工艺 SOC平台 市场竞争 半导体产业
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65nm半导体工艺发展策略
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作者 Louie Leung 《电子产品世界》 2006年第10S期132-133,136,共3页
本文研究Altera在65nm工艺上的工程策略,介绍公司如何为客户降低生产和计划风险,并同时从根本上提高密度、性能,及降低成本和功耗。
关键词 65nm FPGA 功耗
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TI计划推出65nm工艺技术的样片
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《电子元器件应用》 2004年第4期J003-J003,共1页
关键词 德州仪器公司 65nm工艺 半导体制造工艺 数字功能
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