ALTECC_DECODERIP核的IEEE 1500 Wrapper设计 被引量：1

1

作者 王建喜 《电子科技》 2015年第10期134-137,共4页

IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1... IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1500研究如何实现IP核的Wrapper设计,实验以Hamming码译码IP核ALTECC_DECODER为测试对象,验证了IEEE 1500 Wrapper可有效地对IP核进行测试。 展开更多

关键词 IP核:IEEE 1500 wrapper Hamming码

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Analytical Studies on Thermal-Hydraulic Parameters of Fast Reactor Taking into Account Effect of Inter-wrapper Space

2

作者 Shvetsov Yury Evgenyevich Kouznetsov Igor Alekseevich 《材料科学与工程（中英文B版）》 2011年第7期938-946,共9页

关键词 热工水力 水力参数 空间造型 包装 快中子反应堆 快堆 户间 余热排出系统

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SoC测试中低成本、低功耗的芯核包装方法 被引量：4

3

作者 王伟 韩银和 +2 位作者 胡瑜 李晓维 张佑生 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2006年第9期1397-1402,共6页

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋... 提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗. 展开更多

关键词 SOC测试 芯核包装电路 不确定位 扫描切片

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基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法 被引量：1

4

作者 刘军 吴玺 +2 位作者 裴颂伟 王伟 陈田 《电子学报》 EI CAS CSCD 北大核心 2015年第3期454-459,共6页

为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后... 为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销. 展开更多

关键词 三维嵌入式芯核 测试外壳扫描链 跨度 虚拟层

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三维IP核绑定前后总测试时间的优化方法 被引量：2

5

作者 刘军 钱庆庆 +3 位作者 吴玺 王伟 陈田 任福继 《计算机工程与应用》 CSCD 北大核心 2016年第22期44-48,54,共6页

为了减少三维IP（IntellectualProperty）核绑定前和绑定后的测试总时间，提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上，用BFD算法将扫描元素分配到各条测试外壳扫描链，以减少绑定后的测试... 为了减少三维IP（IntellectualProperty）核绑定前和绑定后的测试总时间，提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上，用BFD算法将扫描元素分配到各条测试外壳扫描链，以减少绑定后的测试时间。再用提出的AL（AllocateLayer）算法将扫描元素分配到各层电路中，使得绑定前各条测试外壳扫描链的长度也能够平衡，以减少绑定前的测试时间和TSVs数量，并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明，与国际上已有的方法相比，所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%，并且三维IP核各层电路所含的扫描元素总长度更加均衡。 展开更多

关键词 三维IP核 测试外壳扫描链 绑定前测试时间 绑定后测试时间

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数字IP核的IEEE Std1500外壳架构设计研究 被引量：5

6

作者 李广进 陈圣俭 +1 位作者 牛金涛 高华 《微电子学与计算机》 CSCD 北大核心 2012年第10期42-46,共5页

IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核... IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核,本文给出标准化架构的设计过程,利用quartus ii平台仿真验证了多种测试指令下设计的有效性.提出的外壳并行配置设计打破传统串行测试的局限性,为实现SoC中IP核的并行测试、缩短测试时间提供新的思路. 展开更多

关键词 IEEE 15000标准 SOC IP核 IEEE 1500外壳 可测试性

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基于最佳交换递减的芯核测试链平衡划分 被引量：1

7

作者 易茂祥 梁华国 陈田 《电子测量与仪器学报》 CSCD 2009年第4期97-102,共6页

满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换... 满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换递减算法对其内部相关的一对单元实施最佳交换,从而快速平衡测试链。将建议方案用于ITC’02基准电路芯核的测试链平衡划分。实验结果表明,与现有技术比较,建议方案可以产生更平衡的测试链划分,从而有效地降低芯核测试应用时间。 展开更多

关键词 芯核 测试链 平衡划分 最佳交换递减 测试应用时间

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复用NoC测试IP芯核测试存取链优化配置 被引量：1

8

作者 赵建武 师奕兵 王志刚 《微电子学》 CAS CSCD 北大核心 2009年第6期874-878,共5页

论述了层次型IP芯核不同测试模式之间的约束关系,给出了层次型IP芯核的测试壳结构,提出了一种复用片上网络测试内嵌IP芯核的启发式测试存取链优化配置方法。该方法可有效减小测试数据分组数量和被测芯核的测试时间。使用片上网络测试平... 论述了层次型IP芯核不同测试模式之间的约束关系,给出了层次型IP芯核的测试壳结构,提出了一种复用片上网络测试内嵌IP芯核的启发式测试存取链优化配置方法。该方法可有效减小测试数据分组数量和被测芯核的测试时间。使用片上网络测试平台,在测试基准电路集ITC’02中的基准电路p22810上进行了实验验证。 展开更多

关键词 微系统芯片 片上网络 层次型IP芯核 测试壳 测试存取链配置

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用内建自测试(BIST)方法测试IP核 被引量：5

9

作者 赵尔宁 邵高平 《微计算机信息》 北大核心 2005年第4期134-135,17,共3页

近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼... 近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试,介绍了广泛应用于IP核测试的方法—内建自测试(Built-In Self Test)方法,强调了面向IP测试的IP核设计有关方法。 展开更多

关键词 IP核 内建自测试BIST 测试外壳(wrapper)

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基于IEEE Std1500的IP核并行测试控制架构设计

10

作者 李广进 陈圣俭 +1 位作者 牛金涛 高华 《计算机测量与控制》 CSCD 北大核心 2012年第9期2338-2340,2344,共4页

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问... 随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。 展开更多

关键词 IEEE1500标准 IP核 外壳 测试访问机制 并行

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基于IEEE 1500标准的模拟核外壳的设计

11

作者 颜学龙 江志强 柴华 《计算机测量与控制》 CSCD 北大核心 2012年第9期2536-2538,2545,共4页

在系统芯片SoC测试中,模拟核的可靠性测试是现在亟待解决的一个重要问题;针对此问题,主要对Wrapper测试壳结构进行设计,在此标准的基础上增加了AD和DA的转换器,既保留了原来应有的测试标准和方法,同时增加了用数字信号来测试模拟信号的... 在系统芯片SoC测试中,模拟核的可靠性测试是现在亟待解决的一个重要问题;针对此问题,主要对Wrapper测试壳结构进行设计,在此标准的基础上增加了AD和DA的转换器,既保留了原来应有的测试标准和方法,同时增加了用数字信号来测试模拟信号的方法;通过用Quartus II软件和PSpice软件的联合仿真下,证明了基于1500标准的外壳设计可以对模拟核进行测试。 展开更多

关键词 模拟核 IEEE STD 1500 测试外壳

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基于IEEE 1500的嵌入式芯核外壳测试封装设计 被引量：2

12

作者 陈泳宇 陈圣俭 +1 位作者 朱晓兵 李广进 《微电子学》 CAS CSCD 北大核心 2014年第5期683-686,共4页

由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h95... 由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。 展开更多

关键词 IEEE 1500 IP核 测试封装

原文传递

秦陵铜车马的铸造技术研究 被引量：9

13

作者 侯介仁 杨青 《西北农林科技大学学报（自然科学版）》 CSCD 1995年第S1期89-93,共5页

秦始皇陵出土的一、二号铜车马，综合反映了我国春秋战国晚期至秦代青铜器的制造技术与生产组织水平．以二号安车为例，对其铸造工艺进行分析发现，在二号安车3400多个零部件中，绝大部分为铸造件，反映了秦代机械制造行业中，仍以铸造... 秦始皇陵出土的一、二号铜车马，综合反映了我国春秋战国晚期至秦代青铜器的制造技术与生产组织水平．以二号安车为例，对其铸造工艺进行分析发现，在二号安车3400多个零部件中，绝大部分为铸造件，反映了秦代机械制造行业中，仍以铸造部门为主。其工艺特点主要表现在：①铜锡合金配比比《考工记》中的“六齐”更合理，更完善；②型范和范芯的应用更灵活．③广泛应用分铸法，以嵌铸、铸焊和包铸等方法组装成整车。 展开更多

关键词 铜车马 铜锡合金 范和芯 嵌铸 铸焊 包铸

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一种基于数据总线的测试结构(英文)

14

作者 王澍 毛武晋 陆生礼 《电子器件》 CAS 2003年第1期46-51,共6页

复用数据总线作为测试传输机构的测试结构可以大大减小可测性设计的面积开销。因此 ,提出了一种针对该结构的测试包设计新方法 :通过对测试包中与测试传输机构相连的测试包单元和相连的测试包单元分别设计 ,使前者设计成可寻址的测试数... 复用数据总线作为测试传输机构的测试结构可以大大减小可测性设计的面积开销。因此 ,提出了一种针对该结构的测试包设计新方法 :通过对测试包中与测试传输机构相连的测试包单元和相连的测试包单元分别设计 ,使前者设计成可寻址的测试数据缓冲器 ,从而构建了一种复用数据总线作为测试传输机构的新测试结构。由此让该结构具备了硬件开销小 ,测试过程控制简单 。 展开更多

关键词 嵌入式芯核 测试传输机构 测试包 扫描链 测试矢量

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基于IEEE P1500芯核测试控制结构设计

15

作者 潘鹏程 蔡承宇 《电子技术应用》 北大核心 2009年第8期100-103,共4页

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以... 讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。 展开更多

关键词 片上系统 测试环 测试访问机制 IP核

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面向SOC设计的可变规模的LCD驱动IP核的设计

16

作者 周勋 施隆照 《中国集成电路》 2012年第11期59-63,82,共6页

文章介绍了一个面向SOC设计的可变规模的LCD驱动IP核,该IP包括四个独立的LCD驱动单元(DU)。不仅可以通过配置该IP使四个独立的DU分别驱动不同规模的LCD,而且能够实现四个DU级联来面对更复杂的应用场合。此外,设计了一个与wishbone总线... 文章介绍了一个面向SOC设计的可变规模的LCD驱动IP核,该IP包括四个独立的LCD驱动单元(DU)。不仅可以通过配置该IP使四个独立的DU分别驱动不同规模的LCD,而且能够实现四个DU级联来面对更复杂的应用场合。此外,设计了一个与wishbone总线相兼容的接口模块wrapper,并将该IP结合wrapper模块嵌入到OR1200平台来进行系统级的仿真验证。仿真结果表明该IP达到了设计要求,且通过修改wrapper模块可使该IP核适用于不同的SOC设计平台。 展开更多

关键词 LCD驱动电路 IP核 SOC wrapper

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NiC镍基药芯焊丝设计及在热连轧板带助卷辊堆焊修复中的应用

17

作者 邹宏军 《四川冶金》 CAS 2013年第5期59-63,69,共6页

介绍了热轧助卷辊的传统制作、修复工艺方法,工序复杂且工期长,在使用中常因粘钢、耐磨性差等问题导致其使用寿命短、换辊频繁、生产成本较高。为此,作者设计、制作了NiC镍基药芯焊丝,并作为助卷辊堆焊修复用焊丝,堆焊金属具有优良的高... 介绍了热轧助卷辊的传统制作、修复工艺方法,工序复杂且工期长,在使用中常因粘钢、耐磨性差等问题导致其使用寿命短、换辊频繁、生产成本较高。为此,作者设计、制作了NiC镍基药芯焊丝,并作为助卷辊堆焊修复用焊丝,堆焊金属具有优良的高温性能、热疲劳性能、耐磨性能,成功解决了助卷辊粘钢、修复制作工期长等问题,且使用寿命成数倍增长。 展开更多

关键词 镍基焊丝 设计 助卷辊 堆焊修复 应用

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