摘要
提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.
A novel parallel core wrapper design （pCWD） approach is presented in this paper for lowering test power by shortening wrapper scan chains and adjusting test patterns. In order to achieve good shift time reduction from overlapping in pCWD, a two-phase process： ＂partition＂ and ＂fill＂ is presented. Experimental results on d695 of ITC2002 benchmark demonstrate that about 50 % shift time and 95 % test power reduction can be achieved.
出处
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2006年第9期1397-1402,共6页
Journal of Computer-Aided Design & Computer Graphics
基金
国家重点基础研究发展规划项目(2005CB321604)
国家自然科学基金(90207002
60576031)
北京市重点科技项目(H020120120130)
中国科学院计算技术研究所基金(20056330
20056600-16)
