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RISC-V SBI固件安全启动过程的形式化验证
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作者 杨叶倩 戴鸿君 《计算机研究与发展》 北大核心 2026年第3期768-781,共14页
RISC-V SBI(supervisor binary interface)标准定义了RISC-V架构硬件与操作系统的接口规范。相比x86和ARM固件,SBI固件更合规、可靠;但现有版本仍存在启动正确性未验证、PMP(physical memory protection)物理地址访问等安全漏洞。为此,... RISC-V SBI(supervisor binary interface)标准定义了RISC-V架构硬件与操作系统的接口规范。相比x86和ARM固件,SBI固件更合规、可靠;但现有版本仍存在启动正确性未验证、PMP(physical memory protection)物理地址访问等安全漏洞。为此,提出了定理证明驱动的闭环形式化验证框架,开发经形式验证的SBI固件——SeSBI,并结合Dafny与Isabelle/HOL,以分层策略实现对启动过程的形式验证。为提高验证效率,提出RISC-V硬件模拟策略,统一建模固件与硬件的交互,从而显著降低验证开销。最终成功验证了SeSBI固件启动过程的功能正确性。结果表明,SeSBI以更简洁的代码实现SBI标准启动过程接口,并具备高度可靠性,为RISC-V生态系统提供了经形式验证的可信SBI固件实现。未来工作将扩展验证范围至更多高级属性,并优化验证工具以提升效率。 展开更多
关键词 risc-V SBI固件 形式化验证 定理证明 功能正确性
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基于指令串行融合的RISC-V向量处理器计算方法
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作者 李凯歌 高鑫 杨孟飞 《微电子学与计算机》 2026年第3期155-163,共9页
在传统冯诺依曼计算机架构中,卷积神经网络、矩阵计算与快速傅里叶变换等算法存在频繁的数据重用,导致向量处理器流水线中产生大量写后读指令,易引发数据冲突。同时,数据在向量寄存器和计算单元之间的反复传输带来了显著的功耗开销。针... 在传统冯诺依曼计算机架构中,卷积神经网络、矩阵计算与快速傅里叶变换等算法存在频繁的数据重用,导致向量处理器流水线中产生大量写后读指令,易引发数据冲突。同时,数据在向量寄存器和计算单元之间的反复传输带来了显著的功耗开销。针对上述问题,提出了一种面向向量计算的数据冲突解决机制。通过利用数据重用减少数据流动,从而降低计算芯片功耗。将该方法应用于RISC-V向量处理器的仿真实验表明:在128×128矩阵乘法计算时,整体芯片功耗降低约5.8%;在计算神经卷积网络算法时,功耗降低约6.2%。该方法具有轻量化的特点,所引入的面积开销可忽略不计。 展开更多
关键词 risc-V 向量处理器 矩阵计算 能效
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RISC-V对比ARM64的跨架构内核性能评估与缺陷挖掘
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作者 吴雨薇 徐天宇 +1 位作者 杨旺 于佳耕 《计算机系统应用》 2026年第1期129-140,共12页
RISC-V正处于蓬勃发展的阶段,其软件生态的移植和构建工作也在持续推进.由于操作系统本身的复杂性,其性能评估通常仅停留在模块级别,而难以在函数实现层面进行系统性的评估.在软件适配过程中,往往会借鉴ARM等成熟架构的优化策略.本文提... RISC-V正处于蓬勃发展的阶段,其软件生态的移植和构建工作也在持续推进.由于操作系统本身的复杂性,其性能评估通常仅停留在模块级别,而难以在函数实现层面进行系统性的评估.在软件适配过程中,往往会借鉴ARM等成熟架构的优化策略.本文提出了一种基于跨架构比较的细粒度内核性能评估与缺陷挖掘方法.该方法通过跨架构上下文匹配和架构特定的性能异常检测,使评估重点从模块级别转向函数级别.本文将该方法应用于Linux 5.10内核的RISC-V与ARM之间的性能对比,揭示了RISC-V在性能上的不足.通过选定的测试套件进行实验,在25个被识别为异常的上下文中,检测出了9个RISC-V的性能问题,其中80%被归类为高优先级问题,这表明该方法的评估准确率达80%,该方法能够在架构适配过程中快速、准确地识别潜在的性能问题. 展开更多
关键词 risc-V 操作系统 跨架构 性能评估 细粒度对比
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基于RISC-V的AES_ll协处理器设计
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作者 韩进 武泽伟 《计算机工程与科学》 北大核心 2026年第1期79-88,共10页
随着计算机技术的快速发展,数据的存储及运算量不断增加,安全、可靠且高效的数据存储及传输愈发重要,在众多加密算法中,AES算法是一种应用广泛的对称加密算法。研究的目标是对AES算法进行改进,令其更适用于硬件实现,以减小面积并提升处... 随着计算机技术的快速发展,数据的存储及运算量不断增加,安全、可靠且高效的数据存储及传输愈发重要,在众多加密算法中,AES算法是一种应用广泛的对称加密算法。研究的目标是对AES算法进行改进,令其更适用于硬件实现,以减小面积并提升处理性能。首先,提出了一种轻量化的AES算法AES_ll,并基于RISC-V指令集架构设计了4种自定义指令,以提高算法的灵活性并降低成本。其次,设计了专用的AES_ll协处理器并建立了一个可随机生成明文和对应密文的验证平台,以确保AES_ll算法的硬件实现在不同输入下的可靠性和稳定性。最后,在28 nm工艺下进行了综合,实验结果表明,所设计的AES_ll协处理器的吞吐率可达到2.976 Gbit/s,面积约为13.97 kgates,在吞吐率和面积比方面占有显著优势,为资源受限且对加解密有较高需求的领域提供了一种良好的解决方案。 展开更多
关键词 AES算法 协处理器 risc-V 指令扩展
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工业实时控制用容错双发射RISC-V处理器架构
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作者 王诗怡 《无线互联科技》 2026年第1期1-6,共6页
为满足工业实时控制对高性能和高可靠性的需求,文章提出一款容错型双发射RISC-V处理器。其架构采用双发射乱序流水线与轻量级向量执行单元,提高控制算法执行效率;硬件级快速中断机制将响应降低至百纳秒级,增强系统确定性。针对工业环境... 为满足工业实时控制对高性能和高可靠性的需求,文章提出一款容错型双发射RISC-V处理器。其架构采用双发射乱序流水线与轻量级向量执行单元,提高控制算法执行效率;硬件级快速中断机制将响应降低至百纳秒级,增强系统确定性。针对工业环境软错误,文章设计轻量级双模冗余(Dual-Modular Redundancy, DMR)与局部检查点机制,实现低成本容错。外设互联和模拟前端采用紧耦合与抗干扰结构,以降低访问延迟并提升数据稳定性。基于40 nm工艺实现的处理器在800 MHz下功耗不足500 mW,表现出良好的工业应用潜力。 展开更多
关键词 risc-V 工业控制处理器 软错误容错 DMR 外设互联架构
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面向RISC-V平台的安全高效固件可信平台模块设计与实现 被引量:1
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作者 王杰 王鹃 《电子与信息学报》 北大核心 2025年第7期2385-2395,共11页
可信平台模块(TPM)作为提升系统安全性的核心技术,能够提供基于硬件的密钥管理、可信启动和远程认证等安全功能。然而,当前RISC-V平台普遍缺乏TPM支持,限制了其在嵌入式和云计算场景中的安全能力。为解决这一问题,该文设计并实现了RfTP... 可信平台模块(TPM)作为提升系统安全性的核心技术,能够提供基于硬件的密钥管理、可信启动和远程认证等安全功能。然而,当前RISC-V平台普遍缺乏TPM支持,限制了其在嵌入式和云计算场景中的安全能力。为解决这一问题,该文设计并实现了RfTPM——一种面向RISC-V平台的固件可信平台模块(fTPM)架构,无需额外硬件单元或安全扩展即可提供等效的安全功能。针对执行隔离、可信启动、高效通信和安全时钟等关键挑战,在RfTPM中,该文提出了创新解决方案,包括:基于RISC-V物理内存保护(PMP)机制的内存隔离以及结合DRAM物理不可克隆函数(PUF)与Flash锁定的静态数据保护、基于延迟度量扩展的可信启动机制、基于动态权限交换页的高效通信机制以及基于RISC-V硬件计时器的细粒度安全时钟。该文构建了RfTPM的原型系统,对其进行了安全性分析并在Genesys2 FPGA平台模拟的Rocket Core上进行了性能测试。实验结果表明,RfTPM在保证安全性的同时在大多数TPM命令处理中有比较显著的性能优势。 展开更多
关键词 可信平台模块 固件可信平台模块 risc-V 可信启动
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面向国产RISC-V芯片的高效高精度求和与点积算法
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作者 李骥 邱琪 +4 位作者 张翔 肖调杰 孟祥飞 龚春叶 冯超超 《小型微型计算机系统》 北大核心 2025年第11期2798-2806,共9页
RISC-V作为一种新兴的开源精简指令集架构,是后摩尔时代处理器技术发展与创新的关键之一.浮点求和与点积运算是数值运算的基础组成部分,在众多领域应用广泛.目前RISC-V架构尚未适配兼具高精度和高效率的求和与点积运算算法,这是因为现... RISC-V作为一种新兴的开源精简指令集架构,是后摩尔时代处理器技术发展与创新的关键之一.浮点求和与点积运算是数值运算的基础组成部分,在众多领域应用广泛.目前RISC-V架构尚未适配兼具高精度和高效率的求和与点积运算算法,这是因为现有优化方案难以良好地平衡运算精度和效率,要么侧重于低精度算法效率,要么通过牺牲效率实现高精度运算.本文利用RVV(RISC-V Vector instruction set extension,RVV)矢量扩展指令,设计并实现了一种基于无误差变换技术的高效、高精度求和与点积算法.首先避免使用规约指令以防止运算精度降低,实现并优化两类运算基于RVV的向量化算法;其次根据算法中的数据依赖关系,对寄存器配置参数进行优化.最后针对算法核心步骤进行汇编优化,增加指令级并行度,提高流水线利用率.实验结果表明,与两类运算操作的原始算法相比,优化后的算法运算效率分别提高了4.4和4.2倍.优化后的算法与多精度库MPFR中的四精度算法有相同精度,但其运算效率明显优于后者,其计算速度与OpenBLAS的双精度计算速度相当. 展开更多
关键词 risc-V 点积 求和 无误差变换 高精度 向量化
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基于RISC-V单片机的图像采集存储系统设计
8
作者 刘峰 孟令军 刘昕昊 《仪表技术与传感器》 北大核心 2025年第2期40-44,共5页
针对当前嵌入式图像抓拍存储系统体积大、功耗高,提出了一种体积小、功耗低、基于RISC-V单片机的图像采集存储系统。系统采用RISC-V架构的单片机CH565W作为系统主控,使用CMOS传感器作为图像采集前端,使用eMMC芯片作为图像存储介质。系... 针对当前嵌入式图像抓拍存储系统体积大、功耗高,提出了一种体积小、功耗低、基于RISC-V单片机的图像采集存储系统。系统采用RISC-V架构的单片机CH565W作为系统主控,使用CMOS传感器作为图像采集前端,使用eMMC芯片作为图像存储介质。系统测试结果表明:上位机可以实时显示分辨率为1 600 pixel×1 200 pixel、帧率为15 fps的视频,系统在低功耗模式下功耗为6.5 mW,系统正常工作时,整机功耗为750 mW,图像数据的平均存储速率为3.43 MB/s。 展开更多
关键词 risc-V CH565W 嵌入式 低功耗
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基于RISC-V的农田智能灌溉控制系统研究 被引量:4
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作者 王猛 王凯 +4 位作者 张杰 杨张青 赵巧丽 秦一浪 李国强 《农机化研究》 北大核心 2025年第5期51-58,共8页
为提高农田灌溉水分利用率,明确不同土质对灌溉量的影响,利用RISC-V架构芯片构建了一种基于模型的灌溉控制系统。该系统以GD32VF103VBT6芯片为核心MCU,包括主控制器、通信、传感器、灌溉量计算和安全作业等功能模块。通过量化不同类型... 为提高农田灌溉水分利用率,明确不同土质对灌溉量的影响,利用RISC-V架构芯片构建了一种基于模型的灌溉控制系统。该系统以GD32VF103VBT6芯片为核心MCU,包括主控制器、通信、传感器、灌溉量计算和安全作业等功能模块。通过量化不同类型土壤水分运移动态的差异,依据土壤中沙粒、黏粒等组分比例,构建了适用于不同土壤质地的灌溉量估算模型。系统结合土壤墒情传感器获取的田间实时墒情数据,计算各轮灌区域最佳灌溉量,并根据灌溉量控制各灌区电磁阀开启时间,实现自动灌溉。该系统具有测墒灌溉、远程控制、水肥一体化灌溉、自动化轮灌等功能。研究结果表明:与传统农户经验灌溉方式相比,该系统能够显著降低作物灌溉量17.3%,但对籽粒产量的影响较小,仅降低了0.16%;与土壤水分动态平衡模型相比,该系统灌溉量降低了9.2%,产量提高了0.19%。此系统的研究和应用在保证作物产量稳定的前提下,能有效降低农田灌溉量,对发展智慧节水农业有重要意义。 展开更多
关键词 灌溉控制系统 risc-V 土壤质地 节水灌溉 灌溉量模型
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基于RISC-V的贯穿式“微处理器”课程群创新教学实践
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作者 范赐恩 《教育教学论坛》 2025年第53期93-96,共4页
针对传统“微处理器”教学中存在的课程知识割裂、内容滞后于产业发展、实践能力培养不足等问题,提出并实践了一种基于RISC-V指令集架构的贯穿式课程群创新教学模式。该模式以RISC-V为技术主线,构建了“三阶次”递进式教学内容体系,并... 针对传统“微处理器”教学中存在的课程知识割裂、内容滞后于产业发展、实践能力培养不足等问题,提出并实践了一种基于RISC-V指令集架构的贯穿式课程群创新教学模式。该模式以RISC-V为技术主线,构建了“三阶次”递进式教学内容体系,并辅以“学、练、训、研、赛”五级融合创新的实践体系,旨在培养学生的系统性思维、软硬件协同设计能力及工程实践能力。实践表明,该教学模式有效打破了课程壁垒,激发了学生的学习内驱力,显著提升了学生的综合能力,并取得了丰硕的竞赛成果,为新工科背景下的教育教学改革提供了有益的依据。 展开更多
关键词 risc-V 微处理器课程群 教学改革 贯穿式教学
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基于RISC-V嵌入式指令集的处理器核实现与仿真实验设计
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作者 李秀滢 鄂佳言 武秀云 《北京电子科技学院学报》 2025年第4期147-158,共12页
面向国家集成电路产业的战略需求与新工科的人才培养目标,传统EDA实践教学在培养学生系统级设计与验证能力方面暴露了诸多局限。为解决传统EDA教学中处理器核设计实践缺失、项目工程复杂度不足、学生系统级设计与验证能力培养欠缺等问题... 面向国家集成电路产业的战略需求与新工科的人才培养目标,传统EDA实践教学在培养学生系统级设计与验证能力方面暴露了诸多局限。为解决传统EDA教学中处理器核设计实践缺失、项目工程复杂度不足、学生系统级设计与验证能力培养欠缺等问题,本文设计并实践了一套基于开源RISC-V指令集的处理器核的硬件实现与仿真实验案例。通过将开源指令集架构与前沿仿真技术引入实验教学,设计了贯穿微架构实现到全流程验证的综合性项目,并搭建了基于Verilator的仿真平台。该案例旨在激发学生对处理器底层工作原理的探索兴趣,提升其系统建模、工程实现与调试分析的综合能力,对于为我国集成电路产业培养具备核心设计能力的创新型人才具有重要的实践意义。 展开更多
关键词 risc-V 处理器核设计 实验教学案例
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RISC-V指令集架构及其应用综述
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作者 刘小罗 林洪怡 刘盼 《中国集成电路》 2025年第3期16-20,49,共6页
传统指令集架构(Instruction Set Architecturem,ISA)因为高昂的版权、指令复杂性和兼容性的问题,越来越限制了计算机技术广泛应用。而精简指令集计算-V(Reduced Instruction Set Computer-Five,RISC-V)是一种全新的免费开源指令集,因... 传统指令集架构(Instruction Set Architecturem,ISA)因为高昂的版权、指令复杂性和兼容性的问题,越来越限制了计算机技术广泛应用。而精简指令集计算-V(Reduced Instruction Set Computer-Five,RISC-V)是一种全新的免费开源指令集,因其开放性、灵活性和高效性受到广泛关注。通过对比分析,我们揭示了RISC-V与传统指令集的区别,系统回顾了RISC-V指令集的发展历程及主要特性,重点探讨了其在不同领域中的强大潜力与广发的应用价值。 展开更多
关键词 risc-V芯片 开源指令集 计算机体系结构 risc-V应用
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NA-ROB:基于RISC-V超标量处理器的改进 被引量:2
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作者 景超霞 刘杰 +1 位作者 李洪奎 刘红海 《计算机应用研究》 北大核心 2025年第2期519-522,共4页
重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。 展开更多
关键词 risc-V指令集 超标量处理器 ROB AROB 零寄存器分配策略
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基于多操作数的RISC-V指令集设计与功能优化方法 被引量:2
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作者 张钰儿 席宇浩 刘鹏 《计算机工程与科学》 北大核心 2025年第6期968-975,共8页
RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传... RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传统处理器加速方法通常采用“2输入1输出”模型,这在一定程度上限制了复杂操作的灵活性与执行效率。为突破该限制,提出了一种多操作数增强指令集的设计方法。该方法通过引入多操作数加速机制,突破了传统模型的结构性约束,为多输入多输出任务提供了灵活的指令接口。为验证所提机制的有效性,基于Western Digital开源的RISC-V VeeR EH1处理器核实现了该设计,并在FPGA平台上进行了基准测试,涵盖SHA-256,SHA-1以及FIR/IIR滤波器等典型算法。实验结果表明,在FPGA平台上的逻辑资源开销控制在3%以内的情况下,处理器性能最高提升可达14%。与传统“2输入1输出”加速方法相比,所提出的增强指令集设计能够显著提升RISC-V在复杂任务处理中的性能,展示了其在嵌入式计算和专用加速领域的潜在优势。 展开更多
关键词 risc-V 自定义指令 软硬件协同设计
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用于低间隔加速部件控制的多线程无中断RISC-V处理器 被引量:1
15
作者 张伟伟 陈虎 《计算机工程与科学》 北大核心 2025年第5期787-796,共10页
为满足控制低间隔加速部件的需求,提出了一种多线程无中断的RV32I微处理器(MIRV)结构和相关软件系统。MIRV采用六级流水线单发射顺序执行结构,结合数据重定向技术解决了线程内指令间的大部分数据冲突问题。硬件支持4个线程的寄存器组和... 为满足控制低间隔加速部件的需求,提出了一种多线程无中断的RV32I微处理器(MIRV)结构和相关软件系统。MIRV采用六级流水线单发射顺序执行结构,结合数据重定向技术解决了线程内指令间的大部分数据冲突问题。硬件支持4个线程的寄存器组和程序计数器,采用粗粒度线程调度机制,能够在线程内数据冲突和控制冲突无法解决时实现零时间开销的线程切换。还提出了硬件与软件统一的信号机制,利用特定CSR寄存器实现线程对外部加速部件信号的等待和快速唤醒,通过软件信号处理实现多线程同步与互斥。MIRV综合后包含1811个LUT,主频为210 MHz。与PicoRV32和DarkRISCV相比,MIRV主频较高且拥有较为优秀的性能。在MK7160FA开发板上使用C语言实现了基于生产者-消费者模型的流水灯控制测试案例,在该实验中,从硬件定时器发出信号到软件产生外部LED的控制信号仅需要10个时钟周期,验证了MIRV对外部硬件事件信号的低延迟响应能力。MIRV具备较低的硬件资源占用量、优异的性能和高级语言编程能力,可作为多种低间隔加速部件的控制器。 展开更多
关键词 低间隔 多线程 无中断支持 risc-V 微控制器
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基于RISC-V VLIW架构的混合指令调度算法
16
作者 李奕瑾 杜绍敏 +3 位作者 赵家程 王雪莹 查永权 崔慧敏 《软件学报》 北大核心 2025年第9期3937-3953,共17页
指令级并行是处理器体系结构研究的经典难题.VLIW架构是数字信号处理器领域中提升指令级并行的一种常用架构.VLIW架构的指令发射顺序是由编译器决定的,因此其指令级并行的性能强依赖于编译器的指令调度.为了探索RISC-V VLIW架构的扩展潜... 指令级并行是处理器体系结构研究的经典难题.VLIW架构是数字信号处理器领域中提升指令级并行的一种常用架构.VLIW架构的指令发射顺序是由编译器决定的,因此其指令级并行的性能强依赖于编译器的指令调度.为了探索RISC-V VLIW架构的扩展潜力,丰富RISC-V生态,研究RISC-V VLIW架构的指令调度算法优化.针对单个调度区域,整数线性规划调度算法能够得到调度最优解但复杂度较高,表调度算法复杂度较低但无法得到调度最优解.为了结合两种调度算法的优点,提出了一种IPC理论模型指导的混合指令调度算法,即通过IPC理论模型定位到表调度未达最优解的调度区域,再对该调度区域进一步实施整数线性规划调度算法.该理论模型基于数据流分析技术协同考虑指令依赖和硬件资源,能够以线性复杂度给出IPC的理论上界.混合调度的核心在于IPC理论模型的准确性,理论模型准确率为95.74%.在给定的测评基准上,提出的理论模型应用于混合指令调度时,能够平均认定94.62%的调度区域在表调度下已达最优解,因此仅有5.38%的调度区域需再进行整数线性规划调度.该混合调度算法能够以接近表调度的复杂度达到整数线性规划调度的调度效果. 展开更多
关键词 risc-V 超长指令字(VLIW) 整数线性规划(ILP) 表调度 理论模型
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RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法
17
作者 唐时博 朱嘉诚 +1 位作者 慕德俊 胡伟 《电子与信息学报》 北大核心 2025年第9期3081-3092,共12页
处理器安全是近年来的热点前沿研究领域,各种处理器安全漏洞层出不穷。然而,现有处理器漏洞挖掘主要采取各类测试手段,存在自动化程度低、漏洞挖掘效率和完备性不高等局限性,特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符... 处理器安全是近年来的热点前沿研究领域,各种处理器安全漏洞层出不穷。然而,现有处理器漏洞挖掘主要采取各类测试手段,存在自动化程度低、漏洞挖掘效率和完备性不高等局限性,特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符号执行和属性验证的RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法。首先,对于特权级访问控制机制,形式化地定义了访问保护(AP)、异常处理(EH)、指令解码(ID)、寄存器安全(RS)和特权绕过(PB)5类特权提升漏洞类型;该文还提出了属性驱动的状态空间归约、路径引导等策略,有效提升了安全验证效率;设计了一个权限正确性验证与提权漏洞挖掘自动化框架,实现了对处理器设计的软硬件联合安全验证、特权提升漏洞检测和概念验证(PoC)自动生成。在OR1200, Ibex, PicoRV32和PULPino 4款开源处理器上的实验结果表明本文所提方法能够实现权限正确性属性的形式化验证并有效捕捉提权类漏洞,验证效率平均提升66.1%,同时能够自动生成高质量PoC。该文所提方法能够显著提升RISC-V处理器特权提升漏洞的自动化挖掘能力,为处理器设计安全评估提供一种新思路和技术手段。 展开更多
关键词 risc-V处理器 特权提升漏洞 符号执行 形式化验证 安全属性
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规则导向的ARM到RISC-V intrinsics函数迁移
18
作者 蒲文濠 朱家鑫 +1 位作者 陈伟 李慧 《广西大学学报(自然科学版)》 北大核心 2025年第2期336-348,共13页
RISC-V是当前学术界与产业界重点关注的新一代精简指令集架构,为了加速RISC-V软件生态的构建,将ARM架构软件移植到RISC-V架构是一种高效且实用的策略。其中intrinsics函数作为优化代码的常用方式之一被广泛使用。针对现有ARM NEON intri... RISC-V是当前学术界与产业界重点关注的新一代精简指令集架构,为了加速RISC-V软件生态的构建,将ARM架构软件移植到RISC-V架构是一种高效且实用的策略。其中intrinsics函数作为优化代码的常用方式之一被广泛使用。针对现有ARM NEON intrinsics函数迁移工具适配版本低、覆盖函数少、适用软件范围有限等问题,提出一种基于ARM NEON到RISC-V向量扩展的完整数据类型映射与1 618条intrinsics函数映射关系的迁移方法,有效弥补了现有ARM NEON intrinsics函数迁移领域的不足。实验结果表明,所建立的映射关系覆盖各类软件中常用的intrinsics函数,能有效满足广泛的各类软件包迁移需求。基于该映射关系,提出了相应的自动迁移方法,实现了不修改或仅修改少量代码的迁移效果。 展开更多
关键词 risc-V ARM NEON RVV intrinsics函数 软件迁移 函数迁移
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基于RISC-V架构MCU的BLDC电机控制系统设计 被引量:1
19
作者 何雪非 蒲清涛 +2 位作者 万佳旺 张涵 傅海威 《工业控制计算机》 2025年第4期143-145,共3页
近年来,全球智能化制造和发展成为主要趋势,无刷电机的价值在智能化产品迅猛发展的背景下被逐渐认知,并广泛运用在智能化相关产品中。所实现的驱动无刷直流电机微控制器采用了基于RISC-V指令集架构的处理器内核,结合RISC-V开源特性,针... 近年来,全球智能化制造和发展成为主要趋势,无刷电机的价值在智能化产品迅猛发展的背景下被逐渐认知,并广泛运用在智能化相关产品中。所实现的驱动无刷直流电机微控制器采用了基于RISC-V指令集架构的处理器内核,结合RISC-V开源特性,针对电动机应用场景降低了设计成本和功耗。微控制器通过AHB高速总线将内核模块、通信模块以及电机驱动系统互联。 展开更多
关键词 BLDC电机 risc-V架构 电机控制系统
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RISC-V架构下的懒惰影子页表模型
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作者 李传东 衣然 +2 位作者 罗英伟 汪小林 王振林 《软件学报》 北大核心 2025年第9期3970-3984,共15页
内存虚拟化作为虚拟化技术的核心组成部分,直接影响虚拟机的整体性能.目前,主流的内存虚拟化方法在两维地址翻译开销与页表同步开销之间面临权衡.传统的影子页表模型通过一套由软件维护的页表,实现了与原生(native)环境相当的地址翻译性... 内存虚拟化作为虚拟化技术的核心组成部分,直接影响虚拟机的整体性能.目前,主流的内存虚拟化方法在两维地址翻译开销与页表同步开销之间面临权衡.传统的影子页表模型通过一套由软件维护的页表,实现了与原生(native)环境相当的地址翻译性能.然而,由于影子页表的同步依赖于基于写保护的机制,频繁的虚拟机退出(VM-exit)会严重影响系统性能.相对而言,嵌套页表模型依靠硬件辅助虚拟化,允许虚拟机的客户页表直接加载到内存管理单元中,从而避免了页表同步的开销.然而,这种方法的两维页表遍历却显著降低了地址翻译效率.基于RISC-V架构下的特权级模型和虚拟化硬件特性,提出了一种懒惰影子页表模型LSP(lazy shadow paging),在保留影子页表的地址翻译高效性的同时降低了页表同步开销.懒惰影子页表模型深入分析了客户机对页表页的访问模式,将页表同步与转址旁路缓存(translation lookaside buffer,TLB)刷新操作绑定以降低虚拟机退出的数量.然后,利用RISC-V架构中对TLB的细粒度刷新且可拦截的特性,无效化需同步的影子页表项,将页表同步的软件开销推迟到了首次访问该页面的时刻.此外,懒惰影子页表模型利用RISC-V架构中全新的特权级模型,设计了TLB拦截的快速路径,进一步减少了虚拟机退出带来的软件开销.实验结果表明,在基础RISC-V架构下,懒惰影子页表相对于传统影子页表在微基准测试中降低了最多50%的虚拟机退出数量.在支持RISC-V的虚拟化扩展架构下,懒惰影子页表对SPEC2006基准测试中的典型应用相较于传统影子页表降低了最多25%的虚拟机退出数量,相较于嵌套页表每次TLB缺失降低了12次访存. 展开更多
关键词 risc-V 虚拟化扩展 内存虚拟化 影子页表 嵌套页表
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