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一种Ling选择进位加法器
1
作者 田宇 周端 徐阳扬 《计算机工程》 CAS CSCD 北大核心 2009年第16期245-247,共3页
设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复... 设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。 展开更多
关键词 ling进位 并行前缀计算 超前进位加法器
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基于Verilog的并行前缀Ling型加法器的验证
2
作者 肖九思 张磊 《计算机与数字工程》 2008年第5期150-152,共3页
随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计... 随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计进行RTL级验证,并分析比较不同的验证方法。 展开更多
关键词 FPGA验证 并行前缀加法器 VERILOG语言 测试平台
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基于跳跃式Wallace树的低功耗32位乘法器 被引量：8
3
作者 李伟 戴紫彬 陈韬 《计算机工程》 CAS CSCD 北大核心 2008年第17期229-231,共3页
为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下... 为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。 展开更多
关键词 BOOTH算法 跳跃式Wallace树 乘法器 ling加法器
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