机器学习赋能EDA后端设计:技术突破与未来展望

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作者 杨程程 《电脑与电信》 2025年第4期1-6,共6页

在数字化时代,芯片作为信息技术的核心,其设计能力成为衡量国家科技实力的关键指标。电子设计自动化(EDA)工具在芯片设计中扮演着至关重要的角色。然而,我国在EDA工具的研发上与国际先进水平存在显著差距,尤其是在数字芯片后端设计领域... 在数字化时代,芯片作为信息技术的核心,其设计能力成为衡量国家科技实力的关键指标。电子设计自动化(EDA)工具在芯片设计中扮演着至关重要的角色。然而,我国在EDA工具的研发上与国际先进水平存在显著差距,尤其是在数字芯片后端设计领域。本文综述了机器学习在EDA后端设计中的应用现状,探讨了其在优化布局布线、电源噪声验证和库特征提取等方面的技术突破,并对未来的发展趋势进行了展望。通过机器学习技术的赋能,有望提升我国EDA工具的自主研发能力,推动芯片产业的自主可控和高质量发展。 展开更多

关键词 机器学习 EDA后端设计 布局布线 电源噪声验证 库特征提取

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基于Innovus的局部高密度布局规避方法 被引量：1

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作者 李应利 王淑芬 《电子与封装》 2024年第1期40-44,共5页

标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序... 标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。 展开更多

关键词 数字后端设计 Innovus 局部高密度标准单元 时序优化

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一种数字后端设计DFT的方法分析

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作者 叶琳娜 高大伟 +1 位作者 熊瑛 易丹 《集成电路应用》 2024年第3期4-5,共2页

阐述可测试性设计(DFT)的特点。分析一种ASIC设计中DFT的方法,包括定义扫描链、定义测试信号、提取扫描链、写入测试协议,使设计人员可以优化最终芯片制造的功耗、面积和时序。

关键词 集成电路设计 数字后端 DFT ASIC设计

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基于Early Clock Flow方式的时钟树综合物理设计

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作者 杨沛 邹文英 +1 位作者 陈柱江 李小强 《集成电路应用》 2024年第9期1-3,共3页

阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走... 阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走线长度减少1.5%,时钟树功耗减少3.7%。特别是时序结果大幅改善,芯片拥塞面积减少32%,设计周期缩短15%,节省了设计成本。 展开更多

关键词 电路设计 早期时钟 时钟树综合(CTS) useful skew 物理设计 后端设计

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基于Innovus的CPU内核后端设计实现与时序优化分析

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作者 刘艺笑 谢亮 金湘亮 《集成电路应用》 2024年第10期22-25,共4页

阐述基于ARM的CPU内核的后端设计实现。该设计主要应用于SOC消费电子领域,设计规模在17万个instance。使用innovus进行后端版图设计,通过布局规划、电源网络规划、标准单元的放置、时钟树综合及优化、布线等后端设计流程,完成一款CPU内... 阐述基于ARM的CPU内核的后端设计实现。该设计主要应用于SOC消费电子领域,设计规模在17万个instance。使用innovus进行后端版图设计,通过布局规划、电源网络规划、标准单元的放置、时钟树综合及优化、布线等后端设计流程,完成一款CPU内核的数字后端全流程,可实现CPU频率在1GHz的时序收敛,并最终通过后端设计验证。 展开更多

关键词 集成电路设计 后端版图 标准单元 时序收敛 设计验证

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数字音频广播基带解码芯片后端设计中的时序收敛方案

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作者 王国裕 李良威 +1 位作者 陆明莹 张红升 《电子质量》 2012年第2期5-7,10,共4页

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合... 在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。 展开更多

关键词 后端设计 基带芯片 时序收敛 时序违例 数字音频广播

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双频双系统导航芯片的时钟树分析和设计 被引量：5

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作者 童琼 张晓林 +2 位作者 苏琳琳 张帅 杜龙军 《微电子学》 CAS CSCD 北大核心 2011年第2期246-250,共5页

在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分。以SMIC 0.13μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延... 在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分。以SMIC 0.13μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构。结果表明,利用此方法得到的时钟树结构能取得更优的结果。 展开更多

关键词 时钟树综合 时钟偏斜 时钟延时 后端设计

原文传递

RTL代码和R2G流程之间的内在联系

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作者 牛英山 《微处理机》 2015年第2期12-14,共3页

RTL代码是用硬件描述语言进行集成电路设计的一种形式。R2G流程由前端设计、后端设计和验证三部分组成,其作用是将RTL代码转换为版图,并对设计结果分析和确认。首先简要介绍了R2G流程概述,并绘出RTL代码、R2G流程、SDC及Floorplan之间... RTL代码是用硬件描述语言进行集成电路设计的一种形式。R2G流程由前端设计、后端设计和验证三部分组成,其作用是将RTL代码转换为版图,并对设计结果分析和确认。首先简要介绍了R2G流程概述,并绘出RTL代码、R2G流程、SDC及Floorplan之间的关系图;再从RTL代码与设计约束之间的关系、RTL代码与前端设计的关系、RTL代码与后端设计的关系三个方面概述了RTL代码与R2G流程的内在联系;最后给出只有将RTL代码与R2G流程紧密结合才能得到良好的设计结果。 展开更多

关键词 RTL代码 R2G流程 前端设计 后端设计

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基于前后端分离的通信原理课程网站开发 被引量：3

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作者 李永军 王明辉 +2 位作者 李耀 李孟军 李博 《电脑与电信》 2022年第11期10-15,共6页

高校课程通常使用ASP、PHP等技术建站,这些技术主要通过从数据库读取的数据填充HTML模版,前后端代码耦合性强、职责交叉模糊,前端在开发过程中严重依赖后端,难以分离,同时整个版面内容复杂。因此,提出了前后端分离的通信原理课程动态网... 高校课程通常使用ASP、PHP等技术建站,这些技术主要通过从数据库读取的数据填充HTML模版,前后端代码耦合性强、职责交叉模糊,前端在开发过程中严重依赖后端,难以分离,同时整个版面内容复杂。因此,提出了前后端分离的通信原理课程动态网站设计开发模式,网站前端以React技术为基础,分别采用Next.js框架和Ant Design Pro框架设计前后台,而网站后端则基于Node.js平台的Koa框架进行布局,并且将Nginx作为HTTP服务器和反向代理服务器,采用PM2工具在真实的云服务器上实现整个项目的快速自动化部署。该网站开发模式有效地提高了课程网站的安全性、稳定性和可维护性,同时具有良好的师生体验。 展开更多

关键词 网站设计 React Node.js 前后端分离

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基于层次法实现EOS芯片的后端设计 被引量：2

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作者 罗志华 权进国 杨华中 《微计算机信息》 北大核心 2008年第14期5-7,共3页

本文分析了深亚微米后端设计流程,提出基于层次法实现芯片后端设计的方法,并且在0.18um CMOS工艺下实现6百万门的EOS芯片。在超大规模的芯片后端设计中,层次法设计方法优于展平法的设计方法。

关键词 后端设计 IC设计 层次法 EOS

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基于后端流程的层次化物理设计方法的研究 被引量：4

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作者 王洁茹 宋庆文 《电子测试》 2022年第8期9-11,共3页

本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的... 本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的各个阶段并实现最终的时序收敛。通过对两种物理设计方法的设计总耗时的比较,说明了层次化物理设计在缩短设计周期上有明显优势。 展开更多

关键词 集成电路 数字后端设计 层次化物理设计 展平式物理设计

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一种减少金属层数的芯片物理设计方法 被引量：1

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作者 刘金禾 林平分 《科技信息》 2012年第11期66-66,18,共2页

数字后端物理版图设计是整个芯片设计的关键一步,而减少设计时所用的金属层数是IC行业中缩减芯片成本的一个重要措施。本文以SMIC0.18μm工艺下一款SmartCard芯片的实际设计方案为例,首先分析了金属层数与成本的关系,之后分析其可行性,... 数字后端物理版图设计是整个芯片设计的关键一步,而减少设计时所用的金属层数是IC行业中缩减芯片成本的一个重要措施。本文以SMIC0.18μm工艺下一款SmartCard芯片的实际设计方案为例,首先分析了金属层数与成本的关系,之后分析其可行性,并提出了具体的布局布线方案,最终以成功的流片结果论证了该减少金属层数设计方案的可行性。 展开更多

关键词 IC数字后端 金属层数 版图设计

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深亚微米下芯片后端物理设计方法学研究 被引量：5

13

作者 曾宏 《中国集成电路》 2010年第2期30-35,49,共7页

随着摩尔定律的发展,90/65nm工艺下的大规模芯片越来越多,后端物理设计变得更加复杂,遇到了很多新问题,如高集成度、层次化设计、泄漏功耗、多角落-多模式、串扰噪声等,签收的标准也发生了变化。因此必须改进物理设计方法学,适应新的情... 随着摩尔定律的发展,90/65nm工艺下的大规模芯片越来越多,后端物理设计变得更加复杂,遇到了很多新问题,如高集成度、层次化设计、泄漏功耗、多角落-多模式、串扰噪声等,签收的标准也发生了变化。因此必须改进物理设计方法学,适应新的情况,来取得流片成功。 展开更多

关键词 90/65nm 后端设计 集成度 层次化设计 串扰噪声 多模式-多角落 泄漏功耗 动态电压降 签收

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关于BIM正向设计的推广应用问题探讨 被引量：1

14

作者 吴克宇 《江苏建材》 2022年第1期84-85,共2页

BIM是建筑设计院近年来的热门话题,BIM正向设计更是热门话题中的聚焦。关于BIM技术服务于工程设计的作用,多数的建筑设计院目前是依靠具有辅助和被动特征的后建模服务(简称:后BIM)的方式来体现。BIM技术服务于工程设计的过程实质上是工... BIM是建筑设计院近年来的热门话题,BIM正向设计更是热门话题中的聚焦。关于BIM技术服务于工程设计的作用,多数的建筑设计院目前是依靠具有辅助和被动特征的后建模服务(简称:后BIM)的方式来体现。BIM技术服务于工程设计的过程实质上是工程设计手段从二维到三维的创新和突破过程,必须以BIM正向设计为基础手段和前提。通过对BIM正向设计推广应用过程中出现问题的调研、剖析、梳理,提出促进BIM正向设计的推广应用的倡导和建议,探讨顺利实现BIM技术服务于工程设计的思路。 展开更多

关键词 BIM正向设计 后建模服务 后BIM 二维设计 三维设计

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ESDBMS安全后端模块的设计与实现

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作者 韩立毛 赵跃华 朱伟玲 《通信技术》 2010年第4期109-111,114,共4页

为了使ESDBMS安全后端模块能有效地管理存储空间、快速检索数据库文件中的信息、提高存储管理的安全性,采用了分层设计的思想,对ESDBMS的安全后端模块进行整体框架设计和子模块划分,并分别对Cache管理子模块、表和索引管理子模块、加密... 为了使ESDBMS安全后端模块能有效地管理存储空间、快速检索数据库文件中的信息、提高存储管理的安全性,采用了分层设计的思想,对ESDBMS的安全后端模块进行整体框架设计和子模块划分,并分别对Cache管理子模块、表和索引管理子模块、加密子模块和OS子模块进行了设计,设计和实现了ESDBMS安全后端模块,该安全后端模块有利于拆卸和扩充,有利于实现ESDBMS整体的模块化,具有良好的实用性和创新性。 展开更多

关键词 安全嵌入式 数据库管理系统 安全后端 模块设计 安全机制

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