分析了“数字电路与逻辑设计”课程中“一般时序电路设计”的内容的地位与作用,指出传统教学方法在设计较复杂电路时的局限性,为此完善了教材[1]对该部分内容的讲解,同时设计了一种基于A ctive-HDL 6.1和QUARTU S II4.1软件及可编程逻...分析了“数字电路与逻辑设计”课程中“一般时序电路设计”的内容的地位与作用,指出传统教学方法在设计较复杂电路时的局限性,为此完善了教材[1]对该部分内容的讲解,同时设计了一种基于A ctive-HDL 6.1和QUARTU S II4.1软件及可编程逻辑器件FPGA讲授“一般时序电路设计”的教学方法,实践证明该教学方法使用不多的课时就能让学生轻松的掌握复杂数字系统电路的设计。展开更多
介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例...介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例,采用Altera公司的Arria V GX系列FPGA芯片5AGXFB3H4F35C4N实现了带CRC效验的异步串口通信(UART),调用仿真工具Active-HDL,仿真结果显示该种方法消耗的硬件资源较少,能在输入发生变化的下一个时钟完成CRC并行计算。展开更多
文摘分析了“数字电路与逻辑设计”课程中“一般时序电路设计”的内容的地位与作用,指出传统教学方法在设计较复杂电路时的局限性,为此完善了教材[1]对该部分内容的讲解,同时设计了一种基于A ctive-HDL 6.1和QUARTU S II4.1软件及可编程逻辑器件FPGA讲授“一般时序电路设计”的教学方法,实践证明该教学方法使用不多的课时就能让学生轻松的掌握复杂数字系统电路的设计。
文摘介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例,采用Altera公司的Arria V GX系列FPGA芯片5AGXFB3H4F35C4N实现了带CRC效验的异步串口通信(UART),调用仿真工具Active-HDL,仿真结果显示该种方法消耗的硬件资源较少,能在输入发生变化的下一个时钟完成CRC并行计算。
