介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例...介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例,采用Altera公司的Arria V GX系列FPGA芯片5AGXFB3H4F35C4N实现了带CRC效验的异步串口通信(UART),调用仿真工具Active-HDL,仿真结果显示该种方法消耗的硬件资源较少,能在输入发生变化的下一个时钟完成CRC并行计算。展开更多
多视点视频编码(Muti-view Video Coding,MVC)标准采用预测关系固定的编码结构,不能根据视频序列调整预测关系,导致无法获得更好的编码效率.本文针对这一缺陷提出一种确定预测结构的方法,首先对图像进行下采样获得粗粒度图像,然后利用...多视点视频编码(Muti-view Video Coding,MVC)标准采用预测关系固定的编码结构,不能根据视频序列调整预测关系,导致无法获得更好的编码效率.本文针对这一缺陷提出一种确定预测结构的方法,首先对图像进行下采样获得粗粒度图像,然后利用粗粒度图像间的灰度方差获得灰度相近的视点,最后对所选取的灰度相近的视点运用全局视差确定I-视点.经实验验证,本文的方法可以提高编码效率并减少编码中的缓存容量.展开更多
面向RISC-V处理器五级流水线数据通路,设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路,使用Verilog HDL编程设计,并进行了系列优化:使用时序约束工具分析时序状态,设定...面向RISC-V处理器五级流水线数据通路,设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路,使用Verilog HDL编程设计,并进行了系列优化:使用时序约束工具分析时序状态,设定约束后对电路进行综合,降低电路延迟;利用无关项化简组合逻辑,减少模块输入输出项,减少电路级联;构建独立的32位串并行数值比较器;插入流水线,提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计,使用Quartus Prime 17.1对电路进行仿真,仿真结果表明:在Slow 1200 m V 85℃条件下,指令译码电路达到295.6 MHz的工作频率,相比同类设计具有高速和低资源消耗的特点。展开更多
文摘介绍了循环冗余效验(CRC)的实现原理和实现方法,串行实现方法占用资源少、简单可行,但效率较低;并行实现方法可以同时完成多位CRC计算,但占用的硬件资源多。为了提高CRC计算效率并减少资源消耗,提出了一种并行CRC编码方法并以CRC-16为例,采用Altera公司的Arria V GX系列FPGA芯片5AGXFB3H4F35C4N实现了带CRC效验的异步串口通信(UART),调用仿真工具Active-HDL,仿真结果显示该种方法消耗的硬件资源较少,能在输入发生变化的下一个时钟完成CRC并行计算。
文摘多视点视频编码(Muti-view Video Coding,MVC)标准采用预测关系固定的编码结构,不能根据视频序列调整预测关系,导致无法获得更好的编码效率.本文针对这一缺陷提出一种确定预测结构的方法,首先对图像进行下采样获得粗粒度图像,然后利用粗粒度图像间的灰度方差获得灰度相近的视点,最后对所选取的灰度相近的视点运用全局视差确定I-视点.经实验验证,本文的方法可以提高编码效率并减少编码中的缓存容量.
文摘面向RISC-V处理器五级流水线数据通路,设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路,使用Verilog HDL编程设计,并进行了系列优化:使用时序约束工具分析时序状态,设定约束后对电路进行综合,降低电路延迟;利用无关项化简组合逻辑,减少模块输入输出项,减少电路级联;构建独立的32位串并行数值比较器;插入流水线,提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计,使用Quartus Prime 17.1对电路进行仿真,仿真结果表明:在Slow 1200 m V 85℃条件下,指令译码电路达到295.6 MHz的工作频率,相比同类设计具有高速和低资源消耗的特点。
