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基于FPGA的快速加法器的设计与实现 被引量:4
1
作者 赵亚威 吴海波 《现代电子技术》 2005年第10期113-115,共3页
加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法... 加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE 5 .2 i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。 展开更多
关键词 加法器 进位 FPGA VERILOG HDL 流水线
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基于FPGA的流水线技术应用研究 被引量:10
2
作者 李旭 《电子测量技术》 2007年第2期131-132,175,共3页
流水线技术是设计高速数字电路的最佳选择之一,本文对流水线工作原理作了较形象的描述。针对加法器在数字信号处理中的重要作用,本文讨论了在FPGA中设计流水线加法器的设计方法,采用VHDL硬件描述语言在QUARTUSⅡ6.0软件环境下对不同位... 流水线技术是设计高速数字电路的最佳选择之一,本文对流水线工作原理作了较形象的描述。针对加法器在数字信号处理中的重要作用,本文讨论了在FPGA中设计流水线加法器的设计方法,采用VHDL硬件描述语言在QUARTUSⅡ6.0软件环境下对不同位宽的加法器性能进行仿真实验对比,说明了流水线技术在FPGA上设计的可行性与高速性,对加速数字信号处理有重要的实际应用价值。 展开更多
关键词 流水线 FPGA VHDL 加法器
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一种计算机运算器仿真软件的研究 被引量:2
3
作者 袁静 陆超 《河西学院学报》 2007年第5期55-56,共2页
目前的《计算机组成原理》实验装置存在诸多缺点,很难满足教学和研究的需求.文章介绍了笔者开发的用于运算器教学和研究工作的仿真软件,可以用于课堂教学中相应内容的演示和实验,比较好地解决了这一难题.
关键词 计算机 运算器 硬件模拟 软件仿真
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基于PLC的液压间隙调节器的泄沉测试系统设计 被引量:1
4
作者 李静 徐冰 《自动化与仪器仪表》 2012年第4期65-66,71,共3页
液压间隙调节器(HLA)是汽车发动机的主要和关键零部件,设计一种对HLA进行泄沉测试的系统,搭建由可编程控制器(PLC)、触摸屏、伺服驱动器及电机等构成的测试平台。系统PLC程序采用模块化思想进行设计,并利用组态软件对触摸屏进行组态,通... 液压间隙调节器(HLA)是汽车发动机的主要和关键零部件,设计一种对HLA进行泄沉测试的系统,搭建由可编程控制器(PLC)、触摸屏、伺服驱动器及电机等构成的测试平台。系统PLC程序采用模块化思想进行设计,并利用组态软件对触摸屏进行组态,通过串行端口建立P L C与触摸屏之间的通讯,实现PLC与触摸屏对系统的联合控制。应用结果表明,该泄沉测试系统具有较好的交互性与灵活性且整个测试过程稳定可靠达到了预期的设计目的。 展开更多
关键词 液压间隙调节器 可编程控制器 触摸屏 泄沉测试 伺服
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模拟乘法器MC1496的应用研究 被引量:10
5
作者 王旭 《电子测试》 2015年第4X期46-50,共5页
模拟乘法器是一种完成两个模拟信号相乘的电子器件。本文基于电路设计与仿真软件Multisim进行模拟乘法器MC1496的应用研究,具体实现普通调幅(AM)、双边带调幅(DSB)、同步检波器、混频器的电路设计与仿真。
关键词 模拟乘法器 MC1496 Multisim11
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快速二进制整数转化为十进制数的程序设计 被引量:1
6
作者 张爱良 《机械制造与自动化》 2007年第5期41-43,共3页
介绍了一种新型高速的二进制整数转化为十进制数的程序设计方法——分段处理。根据此设计思想,其设计程序、执行时间约为常规设计的十分之一。本程序的设计思想非常具有实用意义。
关键词 单片机 执行时间 二进制整数 十进制数 程序设计 分段处理
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二进制有符号码与补码的快速转换电路研究
7
作者 罗丰 吴顺君 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页
通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ... 通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。 展开更多
关键词 二进制有符号码 二进制补码 超前进位选择加法器
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基于IEEE-754浮点数标准的快速对数算法
8
作者 彭怀敏 刘丹蕾 陈溢文 《中国新技术新产品》 2011年第7期33-33,共1页
依据IEEE-754浮点数标准,研究浮点数在内存中的存储格式,提出了基于C语言的快速对数算法。经验证,该算法速度快,精度高,代码少,占用内存少,适用于嵌入式处理器,尤其适用于没有硬件乘法器的处理器。
关键词 IEEE-754 快速对数算法
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对数跳跃加法器的算法及结构设计 被引量:7
9
作者 贾嵩 刘飞 +2 位作者 刘凌 陈中建 吉利久 《电子学报》 EI CAS CSCD 北大核心 2003年第8期1186-1189,共4页
本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积... 本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW . 展开更多
关键词 加法器 对数跳跃 结构设计 进位结合
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可逆整型小波变换的SIMD实现结构
10
作者 刘伟 刘凯 +1 位作者 吴成柯 李云松 《空间电子技术》 2006年第1期26-31,共6页
文章提出了一种新的在通用处理器上采用SIMD技术实现可逆整型小波变换的体系结构。由于SIMD依靠于存储器的有效利用,故在已有的工作基础上有效地减少了数据交换,提高了Cache命中率。从实验结果看出,该结构可以将处理速度提高4~6倍... 文章提出了一种新的在通用处理器上采用SIMD技术实现可逆整型小波变换的体系结构。由于SIMD依靠于存储器的有效利用,故在已有的工作基础上有效地减少了数据交换,提高了Cache命中率。从实验结果看出,该结构可以将处理速度提高4~6倍并且具有很高的Cache命中率。为了提高代码效率,文章采用汇编语言实现了SIMD结构。 展开更多
关键词 可逆整型小波变换 SIMD CACHE命中率
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三值光计算机的对称三进制半加器原理设计 被引量:6
11
作者 蔡超 金翊 +1 位作者 包九龙 汪宇涛 《计算机工程》 CAS CSCD 北大核心 2007年第17期278-279,共2页
提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加... 提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加法运算的规律,介绍了所设计半加器的工作原理,为三值光计算机逻辑运算器以及后续研究提供了理论指导意义。 展开更多
关键词 光计算机 半加器 三值计算机 对称三进制
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多位快速加法器的设计 被引量:3
12
作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报(自然科学版)》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页
加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多
关键词 半加器 全加器 超前进位加法器 二叉树法
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中点采样模拟数字混合乘法器的研究 被引量:9
13
作者 王学伟 梁原华 +1 位作者 颜秉国 董哲 《仪器仪表学报》 EI CAS CSCD 北大核心 1992年第4期358-363,共6页
本文提出了一种信号等区间分割、中点采样模拟数字混合乘法器。该乘法器具有线性度高、线性范围宽、角差小、畸变波形功率测量准确、频率附加误差小、分辨率高等优点。已成功地用于DB9000型功率转换器中。
关键词 采样 模拟数字 乘法器 研究
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基于VXI总线的四路门控积分器模件的研制 被引量:2
14
作者 陆靖平 虞孝麒 +2 位作者 龚达涛 刘天宽 万长春 《强激光与粒子束》 EI CAS CSCD 北大核心 2001年第5期578-582,共5页
介绍了一个基于标准总线 VXI的四路门控积分器模块插件。在四路独立的纳秒门控积分电路的基础上 ,采用 VXI寄存器基接口实现对各路门控积分器的数据采集和控制 ,采用 Labwin-dows/CVI编写了数据采集系统软件 ,从而完成了纳秒级门控积分... 介绍了一个基于标准总线 VXI的四路门控积分器模块插件。在四路独立的纳秒门控积分电路的基础上 ,采用 VXI寄存器基接口实现对各路门控积分器的数据采集和控制 ,采用 Labwin-dows/CVI编写了数据采集系统软件 ,从而完成了纳秒级门控积分器的实用化的基本工作。 展开更多
关键词 门控积发器 VXI总线 接口 软X射线 惯性约束聚变 数据采集
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基于加法生成器的低功耗测试 被引量:3
15
作者 肖继学 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第5期792-797,共6页
本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量... 本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15.282%,对于16位超前进位加法器,则降低了12.21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。 展开更多
关键词 加法器 生成器 内建自测试 编码 格雷码 功耗
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基于HMM语音识别的FPGA实现
16
作者 华婷婷 李成 《黄山学院学报》 2008年第5期70-72,共3页
采用软硬件协同设计的方法,搭建了一个高效地基于隐马尔可夫模型(Hidden Markov Model,HMM)语音识别的FPGA实验验证平台。结合FPGA结构特点,直接使用加法器、乘法器、比较器等建立一个Viterbi算法结构,采用改进的方法计算Viterbi得分和... 采用软硬件协同设计的方法,搭建了一个高效地基于隐马尔可夫模型(Hidden Markov Model,HMM)语音识别的FPGA实验验证平台。结合FPGA结构特点,直接使用加法器、乘法器、比较器等建立一个Viterbi算法结构,采用改进的方法计算Viterbi得分和预计算逻辑实现了一种简单的基于HMM的语音模板匹配。实验表明该实现方案是切实可行的,FPGA实验验证平台有利于资源复用,减少工作量,并易于调试,为语音识别其他功能模块的嵌入式设计打下良好基础。 展开更多
关键词 HMM VITERBI FPGA 软硬件协同
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16位超前进位加法器的设计 被引量:8
17
作者 谢莹 陈琳 《合肥工业大学学报(自然科学版)》 CAS CSCD 2004年第4期450-454,共5页
电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多
关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器
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顶层进位级联CLA的算法与设计规则 被引量:6
18
作者 王礼平 王观凤 《华中科技大学学报(自然科学版)》 EI CAS CSCD 北大核心 2004年第7期88-91,共4页
提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、... 提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、最优分组方案等重要结果 。 展开更多
关键词 超前进位加法器 顶层进位级联 延迟时间公式 设计规则
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一种并行乘法器的设计与实现 被引量:3
19
作者 王新刚 樊晓桠 +1 位作者 李瑛 齐斌 《计算机应用研究》 CSCD 北大核心 2004年第7期135-137,共3页
根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer... 根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。 展开更多
关键词 并行乘法器 Booth2 WALLACE树
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32位快速乘法器的设计 被引量:2
20
作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报(自然科学版)》 CAS CSCD 2004年第9期1099-1102,共4页
高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多
关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法
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