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32位浮点阵列乘法器的设计及算法比较 被引量：10
1
作者 傅志晖 程东方 +3 位作者 梅其元 李娇 薛忠杰 吴鼎祥 《微电子学》 CAS CSCD 北大核心 2003年第3期190-195,共6页
　讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而且无需对乘积作任何修正,这极大地提高了乘法器的运算速度。结... 　讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而且无需对乘积作任何修正,这极大地提高了乘法器的运算速度。结合改进型Booth算法,设计了一个高性能32位浮点阵列乘法器,它能在单个时钟周期内完成一次24位整数乘或32位浮点乘。该乘法器适于VLSI实现,已被应用于DSP芯片设计之中。 展开更多
关键词 32位浮点阵列乘法器 改进型Booth算法 浮点运算 乘法阵列 运算速度 DSP芯片
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一种新的树型乘法器的设计 被引量：16
2
作者 许琪 原巍 沈绪榜 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第5期580-583,共4页
理论上Wallace树结构加法器是乘法器中完成部分积求和的最快的多操作数加法器 ,但其互连复杂难于实现 .针对 32位树型乘法器 ,在分析阵列结构的基础上 ,对部分积重新合理分组 ,并采用延迟平衡的 4 2压缩器电路结构 ,提出一种新的阵列... 理论上Wallace树结构加法器是乘法器中完成部分积求和的最快的多操作数加法器 ,但其互连复杂难于实现 .针对 32位树型乘法器 ,在分析阵列结构的基础上 ,对部分积重新合理分组 ,并采用延迟平衡的 4 2压缩器电路结构 ,提出一种新的阵列组织结构 .该结构与现有其他结构相比具有AT2 最小的特点 ,比传统的Wallace树结构减少了约 18% ,并且布局规整 ,布线规则 ,易于VLSI实现 . 展开更多
关键词 WALLACE树 树型乘法器 布局 布线 延迟平衡
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基于FPGA的全流水双精度浮点矩阵乘法器设计 被引量：8
3
作者 刘沛华 鲁华祥 +1 位作者 龚国良 刘文鹏 《智能系统学报》 北大核心 2012年第4期302-306,共5页
在数字通信、图像处理等应用领域中需要用到大量的矩阵乘法运算,并且它的计算性能是影响系统性能的关键因素.设计了一个全流水结构的并行双精度浮点矩阵乘法器以提高计算性能,并在Xilinx Virtex-5 LX155现场可编程门阵列(FPGA)上完成了... 在数字通信、图像处理等应用领域中需要用到大量的矩阵乘法运算,并且它的计算性能是影响系统性能的关键因素.设计了一个全流水结构的并行双精度浮点矩阵乘法器以提高计算性能,并在Xilinx Virtex-5 LX155现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中处理单元(PE)按阵列形式排列,在一个FPGA芯片上可集成10个PE单元实现并行计算.为了提高工作频率,PE单元采用流水线结构,并运用C-slow时序重排技术解决了环路流水线上"数据相关冲突"的问题.仿真结果表明,该乘法器的峰值计算性能可达到5 000 MFLOPS.此外,对不同维数的矩阵乘法进行了实验,其结果也证实了该设计达到了较高的计算性能. 展开更多
关键词 矩阵乘法 现场可编程门阵列(FPGA) 环路流水线 C-slow时序重排技术 乘法器设计
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LSRISC 32位浮点阵列乘法器的设计 被引量：5
4
作者 许琪 沈绪榜 +2 位作者 钱刚 李莉 赵宁 《微电子学与计算机》 CSCD 北大核心 2001年第4期19-24,共6页
文章介绍 LS RISC中的 32位浮点乘法器的设计，它可用于完成定点 32位整数与序数的乘法操作和 IEEE754规定的单精度扩展浮点数据的乘法。
关键词 浮点阵列乘法器 LSRISC 微处理器 设计
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通用乘法器IP核可测性设计研究 被引量：4
5
作者 张弘 杨莉 李玉山 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2003年第3期349-352,共4页
为了改善所研制的运动视觉系统芯片(SOC)中乘法器IP的可测性,采用基于内建自测试的方法,在外围增加改进的线性反馈移位寄存器和多输入特征寄存器,对乘法器IP内部进行测试.所实现的测试结构对乘法器的内部结构和运算速度影响很小,而且测... 为了改善所研制的运动视觉系统芯片(SOC)中乘法器IP的可测性,采用基于内建自测试的方法,在外围增加改进的线性反馈移位寄存器和多输入特征寄存器,对乘法器IP内部进行测试.所实现的测试结构对乘法器的内部结构和运算速度影响很小,而且测试结构所占的比例也很小.仿真实验的结果表明,这种乘法器IP的可测性设计方法对提高测试覆盖率非常有效. 展开更多
关键词 乘法器 IP核 可测性设计 内建自测试 线性反馈移位寄存器 多输入特征寄存器
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基于SRT算法的单精度浮点除法器 被引量：4
6
作者 刘志刚 汪旭东 郑关东 《电子技术应用》 北大核心 2007年第10期56-58,62,共4页
采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC20... 采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC208-3芯片,对除法器进行了仿真。 展开更多
关键词 除法器 SRT 单精度浮点 数字循环法 仿真
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一种支持无符号数的流水线乘法器 被引量：12
7
作者 葛亮 唐志敏 《微电子学与计算机》 CSCD 北大核心 2002年第10期17-19,共3页
文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有... 文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。 展开更多
关键词 乘法器 BOOTH算法 WALLACE树 流水线 无符号数乘法
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一个并行高速乘法器芯片的设计与实现 被引量：14
8
作者 罗莉 胡守仁 《计算机工程与科学》 CSCD 1997年第4期57-61,共5页
本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。
关键词 乘法器 并行乘法器 芯片 设计
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时序逻辑乘法器设计
9
作者 罗海涛 《福建电脑》 2025年第6期45-48,共4页
乘法运算是ALU的基本运算。其原理和过程涵盖了计算机运算数据的过程以及数字电路设计等方面的知识。为引导学生分析二进制数乘法运算过程,本文介绍了基本逻辑器件的两位乘法器的设计。该设计案例在教学中有助于激发学生的学习兴趣。
关键词 乘法运算 时序逻辑乘法器 电子设计自动化
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影响时分割乘法器准确度的主要因素分析 被引量：5
10
作者 钱伟康 方宗达 《上海理工大学学报》 CAS 北大核心 2002年第3期268-271,共4页
对广泛用于电能计量、功率测量等仪器装置中的时分割乘法器进行了研究. 阐述了其电路的工作原理,并就影响电路输出精度的主要因素时分割周期T的变化作了详细分析. 结果表明: 若选用性能优良的运放等元器件并选取适当参数值,则时分割乘... 对广泛用于电能计量、功率测量等仪器装置中的时分割乘法器进行了研究. 阐述了其电路的工作原理,并就影响电路输出精度的主要因素时分割周期T的变化作了详细分析. 结果表明: 若选用性能优良的运放等元器件并选取适当参数值,则时分割乘法器的准确度可控制在0.2%以内. 展开更多
关键词 时分割乘法器 准确度 电子技术 脉冲调宽制
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基于冗余符号数的定点乘法器的设计 被引量：3
11
作者 姚若河 徐新才 《华南理工大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第3期27-34,共8页
为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减... 为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%. 展开更多
关键词 乘法器 冗余 逻辑设计 解码 计算方法
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光学符号代换矩阵乘法器 被引量：2
12
作者 周少敏 邬敏贤 金国藩 《仪器仪表学报》 EI CAS CSCD 北大核心 1990年第1期34-39,共6页
本文提出了一种利用光学符号代换法则和矩阵外积算法来实现多比特矩阵相乘的方法,与一般的矩阵乘法相比较,它具有精度高和速度快的特点。本文还给出了二比特矩阵相乘的实验结果。
关键词 光学 符号代换法 矩阵 乘法器
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快速乘法器中高速4-2压缩器的设计(英文) 被引量：4
13
作者 袁寿财 朱长纯 《微电子学与计算机》 CSCD 北大核心 2002年第4期53-56,共4页
文章给出了两种优化的4-2压缩器电路结构,一种是选用不同结构的异或门电路对传统的异或门4-2压缩器结构进行优化,另一种是通过单值到双值逻辑的转换用传输门搭建的4-2压缩器电路。基于0.35μm和0.25μmCMOS模型参数的SPICE模拟,对两种4-... 文章给出了两种优化的4-2压缩器电路结构,一种是选用不同结构的异或门电路对传统的异或门4-2压缩器结构进行优化,另一种是通过单值到双值逻辑的转换用传输门搭建的4-2压缩器电路。基于0.35μm和0.25μmCMOS模型参数的SPICE模拟,对两种4-2压缩器电路的最大延迟、功耗和面积进行了比较。结果表明,和库综合的4-2压缩器相比,文章的设计对提高乘法器速度减小面积是有效的。 展开更多
关键词 快速乘法器 高速4-2压缩器 设计 SPICE模拟
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可配置GF（2^m）域Digit—Serial乘法器 被引量：1
14
作者 王飞 来金梅 +1 位作者 章倩苓 任俊彦 《微电子学与计算机》 CSCD 北大核心 2004年第1期72-74,78,共4页
本文针对椭圆加密算法的应用,基于已有的GF(2m)域Digit-Serial不可配置乘法器,通过控制输入数据格式、内镶GF(2m)域Digit-Serial不可配置乘法器,得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(... 本文针对椭圆加密算法的应用,基于已有的GF(2m)域Digit-Serial不可配置乘法器,通过控制输入数据格式、内镶GF(2m)域Digit-Serial不可配置乘法器,得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2m)域Digit-Serial的乘法器,用此乘法器计算域值为163的乘法,仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较,结果表明在硬件上可配置的GF(2m)域乘法器解决方案中,本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大,串行可配置乘法器实现速度太慢的弊病。需要说明的是,本文的实现方法可以内镶各种不同的GF(2m)域Digit-Serial不可配置乘法器以满足实际应用的需要。 展开更多
关键词 Digit-Serial乘法器 椭圆加密算法 有限域 DPM BPM NPM 数据存储
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微波乘法器的研究 被引量：1
15
作者 吴景峰 于明红 袁景忠 《半导体技术》 CAS CSCD 北大核心 2003年第8期46-48,共3页
介绍了微波乘法器的基本构成,对微波乘法器的各个部分进行了设计和分析,重点对微波乘法器的灵敏度进行了研究。给出了两路功率不平衡、二极管输入输出电路不匹配、及电桥的相位误差对于乘法器的影响;对低噪声放大、正交网络、微波鉴相... 介绍了微波乘法器的基本构成,对微波乘法器的各个部分进行了设计和分析,重点对微波乘法器的灵敏度进行了研究。给出了两路功率不平衡、二极管输入输出电路不匹配、及电桥的相位误差对于乘法器的影响;对低噪声放大、正交网络、微波鉴相及视频放大进行了宽带设计,对微波乘法器进行了可靠性设计、工艺设计和结构设计。在制作工艺方面利用多芯片互连技术及微波MCM工艺技术,实现了微波组件的小型化。 展开更多
关键词 微波乘法器 灵敏度 带宽 可靠性设计 结构设计 多芯片互连技术
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基于VHDL语言的浮点乘法器的硬件实现 被引量：5
16
作者 李国峰 《南开大学学报（自然科学版）》 CAS CSCD 北大核心 2002年第4期111-112,116,共3页
本文提出了一种基于 VHDL语言的浮点乘法器的硬件实现方法 ,就是用 VHDL语言描述设计文件 ,用FPGA实现浮点乘法 ,并在 Maxplus2上进行了模拟仿真 ,得到了很好的结果 .该浮点乘法可以实现任意位的乘法运算 .
关键词 硬件实现 浮点乘法器 VHDL语言 FPGA 浮点数 编程过程 指数形式
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32位无符号并行乘法器的设计与实现 被引量：2
17
作者 胡小龙 颜煦阳 《计算机工程与科学》 CSCD 北大核心 2010年第4期122-124,共3页
在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。
关键词 并行乘法器 BOOTH算法 4压缩器 WALLACE树
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24位BOOTH乘法器核的一种有效BIST方法 被引量：1
18
作者 方建平 郝跃 +1 位作者 朱小安 史卫东 《微电子学》 CAS CSCD 北大核心 2003年第4期313-316,共4页
　针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。这种方案只需要对乘法器进行少量的改动,缺陷测试覆盖率可以达到95%左右。该方案还可以应用到其他嵌入式核的可测性设计中。
关键词 BOOTH乘法器 BIST 可测性设计 缺陷测试覆盖率 嵌入式核
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一种浮点乘法器的参数化设计 被引量：3
19
作者 蒋华 袁红林 徐晨 《信息与电子工程》 2006年第5期337-341,共5页
为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运... 为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。该参数化设计实例包括了由IP核的输入参数配置生成的一个单精度浮点乘法运算模块,具有四级流水线,带时钟使能端,并与IEEE754兼容。经现场可编程门阵列(Field Programmable Gate Array,FPGA)验证,结果表明参数化的设计方法使得IP核具有可重配置、可复用的优点。 展开更多
关键词 参数化设计 浮点乘法器 可重配置 IP核
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32位快速乘法器设计 被引量：3
20
作者 胡皓 赵文亮 罗熙 《电子测量技术》 2006年第5期190-192,共3页
本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超... 本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超前进位加法器来进一步提高乘法器的运算速度。整个设计采用4级流水线结构,在FPGA上进行了验证,并成功地应用于时/频联合均衡器工作中。 展开更多
关键词 乘法器 高基Booth算法 新型超前进位加法器
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