期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到148篇文章
< 1 2 … 8 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
浮点加法器电路设计算法的研究 被引量：8
1
作者 夏宏 吴克河 李占才 《计算机工程与应用》 CSCD 北大核心 2001年第13期10-12,共3页
介绍了浮点加法器电路设计的基本算法，阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出... 介绍了浮点加法器电路设计的基本算法，阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出了一种进一步改进Ｔｗｏ—Ｐａｔｈ算法的方案。 展开更多
关键词 浮点加法器 Two-Path算法 前导1 电路设计 计算机
在线阅读 下载PDF
基于单元故障模型的树型加法器的测试 被引量：3
2
作者 李兆麟 盛世敏 +1 位作者 吉利久 王阳元 《计算机学报》 EI CSCD 北大核心 2003年第11期1494-1501,共8页
首先分析了树型加法器的原理 ,总结了其运算特性 .其次在介绍单元故障模型的基础上分析了树型加法器的测试向量生成 .分析结果表明 ,5n - 1个测试向量可以实现树型加法器中所有单元故障的检测 .这些测试向量具有很好的规则性 ,能够利用... 首先分析了树型加法器的原理 ,总结了其运算特性 .其次在介绍单元故障模型的基础上分析了树型加法器的测试向量生成 .分析结果表明 ,5n - 1个测试向量可以实现树型加法器中所有单元故障的检测 .这些测试向量具有很好的规则性 ,能够利用片上测试向量生成器实现 ,适合于应用内建自测试技术测试 .基于此 ,作者提出了一种内建自测试的测试结构 ,测试时只需存储 7个籽测试向量 ,其它测试向量可以在这 7个籽测试向量的基础上通过循环移位实现 .最后给出了实验分析结果 . 展开更多
关键词 树型加法器 测试 单元故障模型 集成电路
在线阅读 下载PDF
浮点加法运算器前导1预判电路的实现 被引量：4
3
作者 李笑盈 孙富明 夏宏 《计算机工程与应用》 CSCD 北大核心 2002年第21期142-143,146,共3页
提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行... 提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。 展开更多
关键词 浮点加法运算器 前导1预判电路 规格化 设计 逻辑仿真
在线阅读 下载PDF
基于重写归纳技术的串行加法器的描述和验证 被引量：3
4
作者 张欢欢 邵志清 宋国新 《华东理工大学学报（自然科学版）》 CAS CSCD 北大核心 2003年第1期59-63,共5页
在用重写系统描述逻辑位、门电路、位串和自然数的基础上,对半加器、全加器和串行加法器等基本硬件电路的逻辑功能进行了刻画,并用基于重写归纳的推理技术证明了所有描述的正确性,为用重写技术正确描述和验证复杂硬件电路奠定了基础。... 在用重写系统描述逻辑位、门电路、位串和自然数的基础上,对半加器、全加器和串行加法器等基本硬件电路的逻辑功能进行了刻画,并用基于重写归纳的推理技术证明了所有描述的正确性,为用重写技术正确描述和验证复杂硬件电路奠定了基础。最后给出与其他类似工作的分析和比较。 展开更多
关键词 重写归纳技术 串行加法器 验证 硬件电路 逻辑位 门电路 逻辑功能
在线阅读 下载PDF
一种改进的基于Kogge-Stone结构的并行前缀加法器 被引量：3
5
作者 赵翠华 娄冕 +1 位作者 张洵颖 沈绪榜 《微电子学与计算机》 CSCD 北大核心 2011年第2期47-50,共4页
基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.
关键词 并行前缀算法 Kogge-Stone结构 并行前缀加法器
在线阅读 下载PDF
同步加速器磁场控制状态矩阵的优化乘法器设计 被引量：1
6
作者 龙银东 乔为民 +1 位作者 林飞宇 敬岚 《核技术》 CAS CSCD 北大核心 2009年第12期931-934,共4页
同步加速器的磁场控制系统系高精度的实时控制系统。随着CSR工程的进一步改造要求,以及数字化处理技术的不断发展,对浮点乘法的运算速度以及相应占用资源也提出更高要求。本文通过VHDL语言和BOOTH算法实现的优化乘法器,采用了结合3-2压... 同步加速器的磁场控制系统系高精度的实时控制系统。随着CSR工程的进一步改造要求,以及数字化处理技术的不断发展,对浮点乘法的运算速度以及相应占用资源也提出更高要求。本文通过VHDL语言和BOOTH算法实现的优化乘法器,采用了结合3-2压缩器和4-2压缩器的树型结构,并以CycloneIII芯片EP3C25F256为硬件环境,进行了功能和时序仿真,与其他设计的仿真结果比较,验证了该浮点乘法器的正确和高速特性。 展开更多
关键词 大规模集成电路 浮点数 浮点乘法器 规格化
在线阅读 下载PDF
量子全加器构造的探讨 被引量：2
7
作者 吴昆 马雷 《量子电子学报》 CAS CSCD 北大核心 2004年第1期27-30,共4页
本文探讨了由Toffoli门和受控非门等量子逻辑门构成低位输入、低位输出的量子全加器的电路,并分析了该种量子全加器的变换操作。通过比较推导出有多位输入、多位输出量子全加器的电路组合规律。
关键词 量子全加器 量子逻辑门 量子计算机 Toffoli门 受控非门
在线阅读 下载PDF
一种适合VLSI实现的快速加法器 被引量：1
8
作者 陈弘毅 吴荣胜 《电子学报》 EI CAS CSCD 北大核心 1992年第2期83-86,共4页
本文提出一种规整结构超前进位加法器,其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明,采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns,并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地... 本文提出一种规整结构超前进位加法器,其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明,采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns,并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地用全定制或半定制等VLSI设计方法实现。 展开更多
关键词 加法器 曼彻斯特 快速进位链
在线阅读 下载PDF
基于CC_(Ⅱ+)的电压加法器 被引量：1
9
作者 王春华 施颂生 《电测与仪表》 北大核心 1997年第3期22-24,共3页
本文提出了基于+(同相第二代电流传输器)的具有 n 个电压信号输入、一个输出信号的电压加法器,给出了理想的+和实际+的电压求和公式,并分析了理想和实际的+输出电压的偏差。用实验验证了所提出的电路及公式的正确性。
关键词 电流传输器 加法器 电压加法器
在线阅读 下载PDF
基于四位全加器的开关函数加权实现 被引量：1
10
作者 陈偕雄 沈继忠 《杭州大学学报（自然科学版）》 CSCD 1991年第2期165-171,共7页
任意开关函数都可表示成某些变量重复的对称函数形式,即开关函数的加权表达式.本文根据开关函数的加权表达式,提出了基于四位全加器的加权网络的实现,并在此基础上通过使用数据选择器实现开关函数.
关键词 全加器 开关函数 加权表达式
在线阅读 下载PDF
曼彻斯特的轻轨电车系统 被引量：2
11
作者 马祖琦 《都市快轨交通》 2009年第5期99-102,共4页
回顾曼彻斯特轻轨系统的发展与建设历程、运营情况及其运行效果,分析其成功的经验,并对其未来规划设想做出展望。
关键词 曼彻斯特 有轨电车 运营 规划
在线阅读 下载PDF
径向基函数自适应减法器提取诱发电位的性能评价
12
作者 崔红岩 胡勇 +2 位作者 徐圣普 冯莉 谢小波 《医疗卫生装备》 CAS 2014年第6期1-4,共4页
目的:针对体感诱发电位(somatosensory evoked potentials,SEP)的特征,基于现场可编程门阵列(field pro grammable gate array,FPGA)硬件平台设计径向基函数自适应减法器,实现体感诱发电位的快速提取。方法:通过对各模块的硬件算法设计... 目的:针对体感诱发电位(somatosensory evoked potentials,SEP)的特征,基于现场可编程门阵列(field pro grammable gate array,FPGA)硬件平台设计径向基函数自适应减法器,实现体感诱发电位的快速提取。方法:通过对各模块的硬件算法设计,利用Simulink仿真工具对5例接受脊柱侧弯手术患者的原始SEP信号进行仿真实验,以工频干扰、EEG脑电为噪声,对径向基函数自适应减法器提取SEP的性能进行评价。结果:不同输入信噪比条件下,径向基函数自适应减法器比单一自适应减法器输出信号的信噪比高;输入信噪比为-15 dB时,单一的自适应噪声减法器(adaptive noise canceller,ANC)输出相对于模板信号的失真比径向基函数自适应减法器(ANC-RBF)小,但输入信噪比为-25、-30 dB时,ANC输出相对于模板信号的失真比ANC-RBF大;ANC-RBF提取的SEP波形比较平滑。结论:径向基函数自适应减法器比单一自适应减法器对术中体感诱发电位具有更好的去噪效果,不仅提取信号的失真度较小,而且信号波形更为平滑,使SEP信号的潜伏期和幅值更易识别。 展开更多
关键词 自适应减法器 现场可编程门阵列 诱发电位 径向基函数 失真指数
在线阅读 下载PDF
用VHDL实现的23位快速浮点数加减法器 被引量：1
13
作者 龙银东 敬岚 +1 位作者 方正 乔卫民 《微计算机信息》 2009年第2期290-291,共2页
随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了... 随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。 展开更多
关键词 大规模集成电路 浮点加减法器 规格化
在线阅读 下载PDF
超前进位原理研究和逻辑设计改进 被引量：1
14
作者 胡铮浩 《科技通报》 1992年第1期16-19,共4页
利用直观的图形方法研究了不同于传统超前进位函数的其它传递函数,这些新的传递函数同样能实现超前进位.在此基础上,对现行的超前进位发生器、超前进位加法器的逻辑电路提出改进意见.
关键词 超前进位 全加器 逻辑设计 加法器
在线阅读 下载PDF
一种简易MCU的加法器设计方法 被引量：1
15
作者 张恒 江猛 《信息与电子工程》 2011年第4期507-509,514,共4页
算术逻辑部件(ALU)是整个微控制单元(MCU)运算的核心,相当于人类的大脑。ALU的运算性能直接影响整个MCU运行的效率。一般简易MCU的内核只需进行加、减、逻辑运算等,不涉及到乘除,针对此特点设计了一种简易的加法电路,并在FPGA下进行仿... 算术逻辑部件(ALU)是整个微控制单元(MCU)运算的核心,相当于人类的大脑。ALU的运算性能直接影响整个MCU运行的效率。一般简易MCU的内核只需进行加、减、逻辑运算等,不涉及到乘除,针对此特点设计了一种简易的加法电路,并在FPGA下进行仿真验证,仿真结果达到了设计要求,该ALU部分能根据不同的使能信号实现加、减、逻辑与或非以及数据传输功能。 展开更多
关键词 微控制单元 算术逻辑部件 全加器 进位电路
在线阅读 下载PDF
双通道前导1预判模块的全定制版图设计与验证
16
作者 王颖 张跃宗 张竞丹 《深圳信息职业技术学院学报》 2017年第3期29-31,共3页
前导1判断模块是浮点加法运算中不可缺少的部分,在运算结果产生之前就对运算结果进行预测的方式叫做前导1预判,相应的电路叫前导1预判电路。经过改进的双通道前导1预判电路与单通道运算结构相比具有更高的运算速度,而全定制的版图设计... 前导1判断模块是浮点加法运算中不可缺少的部分,在运算结果产生之前就对运算结果进行预测的方式叫做前导1预判,相应的电路叫前导1预判电路。经过改进的双通道前导1预判电路与单通道运算结构相比具有更高的运算速度,而全定制的版图设计方法具有减小单元面积和时延的优点,用全定制版图设计的方法来设计双通道前导1预判模块,能够进一步提高其性能。 展开更多
关键词 浮点运算 前导1 双通道 旁路逻辑 全定制 版图设计
在线阅读 下载PDF
超前进位加法器研究 被引量：1
17
作者 唐金艺 《现代计算机》 2008年第6期17-18,42,共3页
从硬件底层优化设计考虑,将串行加法转变为超前进位加法来提高底层的运算速度。通过设计超前进位加法将迭代关系去掉,使各变量运算彼此相对独立,避免进位传播,来降低门级层数,最终提高运算速度。
关键词 全加器 超前进位加法器 串行加法器 硬件
在线阅读 下载PDF
多操作数并行加法的研究
18
作者 师军 唐本荣 《陕西师范大学学报（自然科学版）》 CAS CSCD 1996年第4期27-30,共4页
研究了二进制多操作数并行加法问题．基于多操作数并行位加和按权重新排列的原理，提出了一种二进制多操作数加法的快速计算算法．该算法一次可同时将ｍ个操作数转换为ｒ＋１（ｒ＝［ｌｏｇ２ｍ］）个操作数。
关键词 并行算法 多操作数 二进制运算 并行位加 加法器
在线阅读 下载PDF
基于SD数表示的求和算法
19
作者 何召兰 王竹萍 《信息技术》 2002年第7期10-11,14,共3页
二进制加法器已广泛应用于数字系统 ,但传统的二进制数表示求和过程中产生的进位限制了运算速度。文中提出了一种以 2为基数的SD (Singed -Digit)数表示的求和计算方法 ,并在此基础上应用可编程逻辑器件设计实现了SD加法器 ,简化了求和... 二进制加法器已广泛应用于数字系统 ,但传统的二进制数表示求和过程中产生的进位限制了运算速度。文中提出了一种以 2为基数的SD (Singed -Digit)数表示的求和计算方法 ,并在此基础上应用可编程逻辑器件设计实现了SD加法器 ,简化了求和运算过程。实验证明 ,通过这种算法可得到高速加法器 ,以提高运算速度。 展开更多
关键词 求和算法 SD数表示 进位 SD加法器 二进制
在线阅读 下载PDF
基于四位全加器的n中取m及择多函数等对称函数的实现
20
作者 陈偕雄 《杭州大学学报（自然科学版）》 CSCD 1991年第1期111-112,共2页
全加器是一种常用的运算部件,它在有关运算的数字系统中得到了广泛的应用.文献[1—3]指出了一位全加器具有对称性,它可以方便地实现各种对称函数.然而,迄今在逻辑电路设计中常常使用双一位全加器(简称双全加器).由于其集成度较低,因此... 全加器是一种常用的运算部件,它在有关运算的数字系统中得到了广泛的应用.文献[1—3]指出了一位全加器具有对称性,它可以方便地实现各种对称函数.然而,迄今在逻辑电路设计中常常使用双一位全加器(简称双全加器).由于其集成度较低,因此往往需用较多的集成块构成电路.为了进一步降低电路的成本,本文考虑使用集成度较高的四位全加器. 展开更多
关键词 全加器 择多函数 对称函数 电路
在线阅读 下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 2 … 8 下一页 到第 页
使用帮助 返回顶部