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关于同步时序逻辑电路设计中“状态简化”方法的探索 被引量:1

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摘要 作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中“通过直接观察电路必须记忆的各个状态所产生的效果而合并状态”进行“状态简化”的方法。
作者 徐兵
机构地区 昌吉学院物理系
出处 《昌吉学院学报》 2004年第1期119-122,共4页 Journal of Changji University
  • 相关文献

同被引文献1

  • 1王树壁,徐惠民.数字电路与逻辑设计[M].北京:人民邮电出版社,2002.

引证文献1

二级引证文献2

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