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基于CPLD的一种容错状态机的设计被引量：1

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摘要介绍了一种应用 ALTERA公司的 CPLD器件实现容错状态机的方法 ,并给出了核心部分的

作者刘华伟郭创

机构地区空军工程大学工程学院三系

出处《现代电子技术》 2001年第11期67-68,共2页 Modern Electronics Technique

关键词容错状态机 CPLD器件 VHDL语言逻辑电路

分类号 TN791 [电子电信—电路与系统]

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相关文献

参考文献1

1ALTERA.Max+plus2 Handbook

同被引文献1

1Golson S. State Machine Design Techniques for Verilog and VHDL. Synopsys Journal of High-level Design, 1994, 1-48.

引证文献1

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二级引证文献6

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2于跃忠,黄振,林孝康.SDRAM文件结构存储控制的FPGA实现[J].现代电子技术,2010,33(14):167-170. 被引量：1
3罗翔,李娇龙,田正凯.基于Verilog HDL的有限状态机的优化设计[J].电子质量,2012(3):36-38. 被引量：8
4卫一然,甄国涌,单彦虎.FPGA设计中状态机稳定问题的研究[J].电视技术,2012,36(23):47-49. 被引量：6
5汪沁,俞建定,李向如,王新彪.C程序的Verilog HDL实现[J].微型机与应用,2015,34(1):29-31. 被引量：1
6胡玲.食用菌电子商务销量预测模型[J].中国食用菌,2020,39(3):162-164.

1李列文,桂卫华,胡小龙.一种基于FPGA的低功耗、容错状态机设计方法[J].湖南大学学报（自然科学版）,2010,37(6):77-82. 被引量：6

现代电子技术

2001年第11期

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