摘要
在通信系统中,采用IRIG-B(DC)码为通信系统提供统一的时间基准,可以使系统的各个单元对设备信息进行时间校正。对于各个设备单元,提出了采用FPGA芯片来设计IRIG-B(DC)时间码解码器,该解码器硬件电路由一片现场可编程门阵列(FPGA)芯片以及外围接口电路组成,其解码过程则通过VHDL语言编程实现。解码器从接收到的IRIG-B(DC)时间码中,提取时间信息和秒脉冲信号,用于调整本设备的时间。实验结果表明,采用FPGA设计解码器,具有体积小、工作性能稳定和方案实现灵活等特点。
In communication system,IRIG-B （DC） code is used to provide a unified time reference, which can make each unit perform time correction for equipment information.The FPGA （field programmable gate array） chip is applied to＇~design the IRIG-B （DC） time decoder for each de,Ace unit.The hardware circuit of the decoder is composed of one FPGA chip and several peripheral interface circuits and its decoding is implemented by using VHDL language. The decoder collects time information and second pulse signals from received IRIG-B（DC） code to adjust the device time.The experimental results show that the decoder designed by FPGA features small size, stable performance and flexible implementation.
出处
《无线电通信技术》
2014年第1期93-96,共4页
Radio Communications Technology
基金
国家部委基金资助项目
