摘要
对空时分组码的编译码原理及其算法进行了分析。在此基础上,基于QuartusII8.0平台下,提出了QPSK调制下两发两收的空时分组码编译码的总体设计方案,并用Verilog HDL语言进行硬件设计。在此基础上,文章对各个模块进行了详细设计,并对采用QPSK调制的最大似然译码算法进行了简化。为了验证设计方案的可靠性,文章结合Matlab构造的衰落信道搭建了测试平台,测试结果表明该方案能实现空时分组码编译码功能。
出处
《广东通信技术》
2013年第6期61-65,69,共6页
Guangdong Communication Technology
基金
重庆市教委科研项目(KJ090513)
重庆邮电大学研究生教育创新计划重点项目(Y201019)
