摘要
采用模拟标准单元法设计了同步数字体系专用的０．８μｍＣＭＯＳ数模混合锁相环．讨论了电路实现过程，给出了有关结果．
A 0.8 μm CMOS mixed analog/digital PLL (Phase Locked Loop) with a maximum output frequency of 60 MHz has been developed for an SDH chip. The discussion focuses on the circuit implementation process, with the relevant results also given.
出处
《西安电子科技大学学报》
EI
CAS
CSCD
北大核心
1998年第1期47-50,共4页
Journal of Xidian University
基金
陕西省自然科学基金
国家863高科技项目
