摘要
利用CPLD复杂可编程逻辑器件,结合VHDL硬件描述语言,设计了一种线阵CCD驱动时序电路。并通过MAX+PLUSⅡ软件的时序仿真分析,证明该设计方法的可行性。
Use CPLD and VHDL together to design the time sequence driving circuit for a kind of linear CCD. Timing simulation of circuit running on MAX＋PLUS Ⅱ is presented. Prove the possibility of the design.
出处
《仪器仪表用户》
2006年第3期111-112,共2页
Instrumentation
基金
嘉应学院学生学术资金资助项目(2005006)
