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一种PC/104总线接口的CPLD设计与实现 被引量：1

An Interface Design For PC/104 Bus with CPLD
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摘要 对PC/104总线作了时序分析,设计了状态机,使用CPLD器件完成PC/104总线的接口设计,并且在Maxplus-II环境中得到仿真验证。最终实现PC/104总线常规传输的地址译码与数据传输。 With analysis PC/104 Bus timing diagram, design state machine. Then finish interface design to PC/104 Bus with CPLD in Maxplus-Ⅱ. And realize normal data transportation and address decode on PC/104 Bus.
作者 李鹏刚 胡旭东
机构地区 浙江理工大学机械与自动控制学院
出处 《机电工程》 CAS 2005年第12期36-38,共3页 Journal of Mechanical & Electrical Engineering
关键词 总线时序 CPLD 接口设计 bus timing CPLD interface design
分类号 TP23 [自动化与计算机技术—检测技术与自动化装置]
  • 相关文献

参考文献4

  • 1PC/104 Specification v2.4. PC/104 Embedded Consortium, 2001.
  • 2ISA Bus Timing Diagrams. IEEE P996 draft specification, 1996.
  • 3Steve Golson.. State machine design techniques for Verilog and VHDL. Trilobyte Systems, 1995.
  • 4m7000s datasheet..ALTERA DEVICE DATASHEET,2003.

同被引文献6

  • 1吴晓洁,翟正军,郭琳娜,李兰兰.用CPLD实现基于PC104总线的429接口板[J].计算机工程与设计,2006,27(16):3036-3039. 被引量：1
  • 2PC/104 Embedded Consortium. PC/104 Specification Version 2. 52[S ]. 2003.
  • 3Advantech Co. , Ltd. PCM-3370 PC/104 + CPU module user' s manual[ M]. 2004.
  • 4Xilinx, Inc. Spartan-3 FPGA family : complete data sheetE M ] . 2007.
  • 5Xilinx, Inc. Platform Flash in-system programmable configuration PROMs [ M ]. 2007.
  • 6Jacyl Technology, Inc. Application Note AP002-communicating with a FPGA/CPLD based PC/104 board through the PC/ 104 bus [ EB/OL ]. (2004-01-15) 12008-01-10 ]. http ://www. jacyltechnology, com/LT-Family, htm.

引证文献1

二级引证文献6

机电工程
2005年 第12期

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