VHDL中语句使用问题探讨

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摘要在使用VHDL语句时应注意信号和变量在基本用法、适用范围、行为特性等方面的不同;在描述组合逻辑电路时,为了避免引入不必要的寄存器,应选择带有ELSE结构的语句,或者使用“When…Else,Case”语句来代替IF结构;用IF语句描述寄存器功能时,有时禁止使用ELSE项.

作者郝宁波狄国伟

机构地区黄淮学院

出处《天中学刊》 2005年第5期48-49,共2页 Journal of Tianzhong

关键词 VHDL 语句电路设计

参考文献3

1季雄,段吉海,胡媛媛,袁柯,于海生.基于VerilogHDL的UART设计[J].微计算机信息,2006(06Z):230-232. 被引量：16
2郭锐,蒋本珊.三态电路在FPGA应用设计中的分析[J].微计算机信息,2006,22(07Z):216-218. 被引量：1
3雷蔚真,邓力.批判研究与实证研究的对比分析——加拿大国家研究教授赵月枝做客中国人民大学新闻学院学术沙龙[J].国际新闻界,2006,28(11):34-39. 被引量：6
4杨鲜艳,王珊珊,李萍.VHDL电路优化设计及方法[J].舰船电子工程,2007,27(2):112-114. 被引量：1
5赵桂青,于会山,穆健,郎丰法.VHDL编码中面积优化探讨[J].微计算机信息,2007(01Z):116-117. 被引量：2
6孙宇峰,陈国军,王大鸣,郭锐.一种高精度正余弦函数的FPGA实现方法[J].信息工程大学学报,2007,8(3):368-370. 被引量：7
7肖春芳.基于VHDL逻辑电路设计与应用[J].山西电子技术,2007(5):69-71.
8麻志鹏,沈小林.基于CORDIC算法的正余弦运算的FPGA实现[J].电子测试,2011,22(3):60-62. 被引量：7

天中学刊

2005年第5期

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