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FPGA中FIR数字滤波器设计可采用的一种成倍减少硬件资源使用的方法

One Way of Reducing the Hardware Resource Usage in FIR Design Using FPGA
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摘要 文章提出了一种新的FIR数字滤波器硬件实现结构。这种实现结构,大大减少了乘法器以及累加器等硬件资源的使用。文章对比讨论了两种FIR数字滤波器硬件实现结构所占用硬件资源的差别,指出了新结构的优势;通过MATLAB及EDA工具的仿真,表明在完成FIR数字滤波方面,新的硬件实现结构的功能与传统结构是相同的。 A new realizing structure of FIR digital filter is presented in the paper. The new structure greatly reduces the hardware usage of multiplier and ACC. First, discussion goes on two kinds of FIR hardware structure and thus shows the advantage of the new one presented here; later, with MATLAB and EDA simulation ,it is shown that as the digital filtering ability is concerned, there is no difference between the new structure and the traditional one .
作者 闫海刚 陈俊
出处 《四川理工学院学报(自然科学版)》 CAS 2005年第1期22-25,共4页 Journal of Sichuan University of Science & Engineering(Natural Science Edition)
关键词 滤波器设计 资源使用 FPGA FIR数字滤波器 硬件实现 MATLAB 硬件资源 EDA工具 结构 累加器 乘法器 文章 FIR digital filter FPGA hardware resource realizing structure
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参考文献1

  • 1褚振勇 翁木云.FPGA设计及应用[M].西安:西安电子科技大学出版社,2003..

共引文献12

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