针对硬件开发过程中存在编程效率低、开发难度高及Vivado HLS资源使用率高等问题,利用Vivado及Vitis HLS平台设计并实现了基于127阶Hamming窗的流水线式直接型并行结构有限冲激响应滤波器,在Vivado Simulator环境下对比了HDL FIR IP、HL...针对硬件开发过程中存在编程效率低、开发难度高及Vivado HLS资源使用率高等问题,利用Vivado及Vitis HLS平台设计并实现了基于127阶Hamming窗的流水线式直接型并行结构有限冲激响应滤波器,在Vivado Simulator环境下对比了HDL FIR IP、HLS FIR IP与XILINX FIR IP的滤波表现,详细分析了不同实现方式在资源使用率、时序、功耗、执行时间等方面的差异。实验结果表明:在相同条件下HLS FIR IP相较HDL FIR IP及XILINX FIR IP的资源使用率降低了1%,执行时间分别降低了24.5%、808.2%,且代码量节省了98.5%。以本文实验方法为基础与前人工作进行对比,客观分析了在一定条件下不同开发平台及方式的效率差异,结果表明本文设计方法可显著降低逻辑单元和存储资源的使用率,并提升开发效率。展开更多
随着高品质相机的普及和图像处理领域的不断发展,人们对图像质量提出了更高的要求。现有的工业相机采集到的图像信息都存在一定的色偏现象,一般需要图像处理器(Image Signal Processor,ISP)对图像进行处理。白平衡处理作为ISP处理中一...随着高品质相机的普及和图像处理领域的不断发展,人们对图像质量提出了更高的要求。现有的工业相机采集到的图像信息都存在一定的色偏现象,一般需要图像处理器(Image Signal Processor,ISP)对图像进行处理。白平衡处理作为ISP处理中一个非常重要的功能,直接决定着图像信息的色彩效果。本文基于Vitis HLS平台实现了AXI-stream视频流接口的白平衡算法IP,同时基于ZYNQ的ARM+FPGA的片上系统对IP进行了上板验证。本算法IP在1920×1080@60fps的视频流下保证了算法的实时性,同时对图像具有良好的校正效果。展开更多
文摘针对硬件开发过程中存在编程效率低、开发难度高及Vivado HLS资源使用率高等问题,利用Vivado及Vitis HLS平台设计并实现了基于127阶Hamming窗的流水线式直接型并行结构有限冲激响应滤波器,在Vivado Simulator环境下对比了HDL FIR IP、HLS FIR IP与XILINX FIR IP的滤波表现,详细分析了不同实现方式在资源使用率、时序、功耗、执行时间等方面的差异。实验结果表明:在相同条件下HLS FIR IP相较HDL FIR IP及XILINX FIR IP的资源使用率降低了1%,执行时间分别降低了24.5%、808.2%,且代码量节省了98.5%。以本文实验方法为基础与前人工作进行对比,客观分析了在一定条件下不同开发平台及方式的效率差异,结果表明本文设计方法可显著降低逻辑单元和存储资源的使用率,并提升开发效率。
文摘随着高品质相机的普及和图像处理领域的不断发展,人们对图像质量提出了更高的要求。现有的工业相机采集到的图像信息都存在一定的色偏现象,一般需要图像处理器(Image Signal Processor,ISP)对图像进行处理。白平衡处理作为ISP处理中一个非常重要的功能,直接决定着图像信息的色彩效果。本文基于Vitis HLS平台实现了AXI-stream视频流接口的白平衡算法IP,同时基于ZYNQ的ARM+FPGA的片上系统对IP进行了上板验证。本算法IP在1920×1080@60fps的视频流下保证了算法的实时性,同时对图像具有良好的校正效果。
