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用于400 Gb/s以太网PCS的递推RS编码电路 被引量：1
1
作者 韦春雷 吴新春 黄孝兵 《光通信技术》 北大核心 2024年第1期71-73,共3页
为了在400 Gb/s以太网物理编码子层(PCS)中实现高速纠错编码,设计了一种递推里德-所罗门(RS)编码电路。该电路通过组合递推因子、输入数据和寄存器数据,可以得到递推RS编码电路的结果。采用VCS+Verdi软件对传统RS编码电路、递推RS编码... 为了在400 Gb/s以太网物理编码子层(PCS)中实现高速纠错编码,设计了一种递推里德-所罗门(RS)编码电路。该电路通过组合递推因子、输入数据和寄存器数据,可以得到递推RS编码电路的结果。采用VCS+Verdi软件对传统RS编码电路、递推RS编码电路进行仿真,并使用Nangate 45 nm开源工艺进行综合测试。仿真与测试结果表明:相较于并行RS(544,514)编码电路,使用递推RS编码电路可以大幅度减少时间开销;32路递推RS(544,514)编码电路的面积降低了68%,功耗降低了60%。 展开更多
关键词 400 Gb/s以太网 物理编码子层 RS码
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面向100 Gbps网络应用的RISC-V CPU设计与实现 被引量：4
2
作者 李晓霖 韩萌 +7 位作者 郝凯 薛海韵 卢圣健 张昆明 祁楠 牛星茂 肖利民 郝沁汾 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2021年第6期956-962,共7页
RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进... RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景. 展开更多
关键词 RISC-V 片上系统 100 Gbps以太网 介质访问控制子层 物理编码子层 串行器/解串器 智能网卡
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EPON上行方向物理编码子层的FPGA实现
3
作者 黄骏 叶家骏 林如俭 《上海大学学报（自然科学版）》 CAS CSCD 2003年第5期414-419,共6页
目前EPON的物理层(其中包含物理编码子层)在上行方向尚无ASIC芯片可以直接使用.该文提出了EPON物理编码子层在上行方向的设计思想,并用FPGA实现.功能仿真的结果验证了该设计逻辑功能的正确性.
关键词 基于以太网的无源光网络 物理编码子层 物理媒体接入子层 物理介质相关子层 8810B编译码 同步 状态机
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万兆以太网物理层转换芯片研究
4
作者 郑维山 何书专 李伟 《光电子技术》 CAS 北大核心 2012年第2期85-90,104,共7页
研究符合IEEE802.3ae标准的万兆以太网10GBASE-X和10GBASE-R物理层技术,采用商用FPGA实现了万兆以太网16比特接口(XSBI)和10GE连接单元接口(XAUI)的相互转换。该转换芯片实现了物理编码子层(PCS)、物理介质连接子层(PMA)的全部功能。采... 研究符合IEEE802.3ae标准的万兆以太网10GBASE-X和10GBASE-R物理层技术,采用商用FPGA实现了万兆以太网16比特接口(XSBI)和10GE连接单元接口(XAUI)的相互转换。该转换芯片实现了物理编码子层(PCS)、物理介质连接子层(PMA)的全部功能。采用商用评估板进行测试,在接收端恢复出万兆以太网帧结构数据,逻辑功能正确。 展开更多
关键词 万兆以太网 16比特接口 10GE连接单元接口 物理编码子层
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应用于100GE高速变速箱设计方法及时序分析
5
作者 阮伟华 王海鹏 《集成技术》 2019年第6期1-10,共10页
该文介绍了4种变速箱设计方法,并对它们进行时序分析。通过对比单元数量(面积)、功耗、速度及稳定性,选择了一种基于轮循存储方式的变速箱应用到100GE物理编码子层电路中。该变速箱可以在一段时间范围内开始输出,克服了输入输出时钟相... 该文介绍了4种变速箱设计方法,并对它们进行时序分析。通过对比单元数量(面积)、功耗、速度及稳定性,选择了一种基于轮循存储方式的变速箱应用到100GE物理编码子层电路中。该变速箱可以在一段时间范围内开始输出,克服了输入输出时钟相位差的影响,提高了电路的速度和稳定性。经过结构优化及流水线结构设计,该变速箱的时钟速度超过700 MHz。另外,采用0.18μm互补金属氧化物半导体工艺对物理编码子层电路进行流片,测试结果表明该电路能够以100 Gb/s速率稳定工作,进一步证明了变速箱设计的正确性。 展开更多
关键词 100GE 物理编码子层 半定制 变速箱 轮循
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