随着先进工艺和技术的不断进步,要想保证数据在高速传输中的正确性,均衡器需要有更高的补偿和更低的功耗,才能实现高效通信。基于12 nm互补金属氧化物半导体工艺,设计了一种高增益、低功耗的自适应连续时间线性均衡器(continuous time l...随着先进工艺和技术的不断进步,要想保证数据在高速传输中的正确性,均衡器需要有更高的补偿和更低的功耗,才能实现高效通信。基于12 nm互补金属氧化物半导体工艺,设计了一种高增益、低功耗的自适应连续时间线性均衡器(continuous time linear equalizer,CTLE),该均衡器采用2级级联结构来补偿信道衰减,并提高接收信号的质量。此外,自适应模块通过采用符号-符号最小均方误差(sign-sign least mean square,SS-LMS)算法,使抽头系数加快了收敛速度。仿真结果表明,当传输速率为16 Gbit/s时,均衡器可以补偿-15.53 dB的半波特率通道衰减,均衡器系数在16×10^(4)个单元间隔数据内收敛,并且收敛之后接收误码率低于10^(-12)。展开更多
在高速SerDes系统中,随着数据传输速率越来越高,信道对数据高频分量的衰减越来越严重。为解决传统连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)高频补偿能力欠缺和无法适应不同信道衰减的问题,该文在传统CTLE的基础上,...在高速SerDes系统中,随着数据传输速率越来越高,信道对数据高频分量的衰减越来越严重。为解决传统连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)高频补偿能力欠缺和无法适应不同信道衰减的问题,该文在传统CTLE的基础上,级联低频均衡器,该均衡器采用双路源极负反馈电阻电容差分结构,对低频信号实现补偿的同时,通过源极负反馈电阻和电容引入了一对零极点,可实现对高频信号的二次补偿;同时,该CTLE的源极负反馈电阻电容可调,可实现零极点位置改变,产生不同的增益补偿,达到适应不同信道衰减的目的。在TSMC 28 nm CMOS工艺下,该CTLE在数据传输速率12.5 Gbps下高频补偿最高达20.5 dB,均衡范围为15.4~20.5 dB,眼图的平均张开度可达到0.92 UI。展开更多
高速通信接口中均衡器必须借助于自适应算法才能实时跟踪并处理信道的变化以实现对不同信道损耗的动态补偿。提出一种新的符号最小均方(Sign Sign Least Mean Square,SS-LMS)自适应算法,在传统SS-LMS算法的基础上,使用数字状态机检测接...高速通信接口中均衡器必须借助于自适应算法才能实时跟踪并处理信道的变化以实现对不同信道损耗的动态补偿。提出一种新的符号最小均方(Sign Sign Least Mean Square,SS-LMS)自适应算法,在传统SS-LMS算法的基础上,使用数字状态机检测接收数据的码型,并引入期望值算法,利用内部基准电压和均衡数据的乘积替代外部引入的期望数据,通过比较参考基准电压与接收信号,实现对增益的自适应调节。该算法从根本上解决了传统SS-LMS自适应算法需依赖于外部输入训练数据的缺陷,不但提高了均衡器的自适应能力,而且通过减少接口数量节约了芯片设计成本。采用SMIC 28 nm CMOS工艺,设计了基于改进算法的自适应接收器电路。实现最高12.5 Gb/s传输速率下,通道衰减为25 dB的数据均衡,均衡后的眼图水平张开度可达到0.88 UI。展开更多
本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后...本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方(Least Mean Square,LMS)算法电路控制DFE系数的自适应.电路采用IBM 0.13μm Bi CMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm^2,在3.3V的电源电压下,功耗为624m W.展开更多
提出了一种适用于超短距离(Very Short Reach,VSR)信道、面向112 Gb/s PAM4(Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)对信...提出了一种适用于超短距离(Very Short Reach,VSR)信道、面向112 Gb/s PAM4(Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)对信号分别在高频、中频和低频进行补偿,可变增益放大器(Variable Gain Amplifier,VGA)和饱和放大器(Saturation Amplifier,SatAmp)则用于对信号幅值的缩放。除了3个数据采样器外,引入4个辅助采样器用于进一步改善阈值自适应算法性能。同时,采用符号最小均方算法,利用接收端数据采样器和辅助采样器之间的偏移推动辅助参考电压收敛到信号星座电平,从而确保PAM4接收信号的眼图在垂直方向上3个眼睛具有相等的间隔和恒定的信噪比(Signal-to-Noise Ratio,SNR)。仿真结果表明,所提出的112 Gb/s PAM4接收机能够在损耗为15 dB的信道上实现小于10~(-12)的误码率,并且具有良好的眼图性能,其最差眼高为75 mV,眼宽为0.34 UI(Unit Interval),与传统方案相比具有显著的性能提升。展开更多
A 28/56 Gb/s NRZ/PAM-4 dual-mode transceiver(TRx)designed in a 28-nm complementary metal-oxide-semiconduc-tor(CMOS)process is presented in this article.A voltage-mode(VM)driver featuring a 4-tap reconfigurable feed-fo...A 28/56 Gb/s NRZ/PAM-4 dual-mode transceiver(TRx)designed in a 28-nm complementary metal-oxide-semiconduc-tor(CMOS)process is presented in this article.A voltage-mode(VM)driver featuring a 4-tap reconfigurable feed-forward equal-izer(FFE)is employed in the quarter-rate transmitter(TX).The half-rate receiver(RX)incorporates a continuous-time linear equal-izer(CTLE),a 3-stage high-speed slicer with multi-clock-phase sampling,and a clock and data recovery(CDR).The experimen-tal results show that the TRx operates at a maximum speed of 56 Gb/s with chip-on board(COB)assembly.The 28 Gb/s NRZ eye diagram shows a far-end vertical eye opening of 210 mV with an output amplitude of 351 mV single-ended and the 56 Gb/s PAM-4 eye diagram exhibits far-end eye opening of 33 mV(upper-eye),31 mV(mid-eye),and 28 mV(lower-eye)with an output amplitude of 353 mV single-ended.The recovered 14 GHz clock from the RX exhibits random jitter(RJ)of 469 fs and deterministic jitter(DJ)of 8.76 ps.The 875 Mb/s de-multiplexed data features 593 ps horizontal eye opening with 32.02 ps RJ,at bit-error rate(BER)of 10-5(0.53 UI).The power dissipation of TX and RX are 125 and 181.4 mW,respectively,from a 0.9-V sup-ply.展开更多
文摘随着先进工艺和技术的不断进步,要想保证数据在高速传输中的正确性,均衡器需要有更高的补偿和更低的功耗,才能实现高效通信。基于12 nm互补金属氧化物半导体工艺,设计了一种高增益、低功耗的自适应连续时间线性均衡器(continuous time linear equalizer,CTLE),该均衡器采用2级级联结构来补偿信道衰减,并提高接收信号的质量。此外,自适应模块通过采用符号-符号最小均方误差(sign-sign least mean square,SS-LMS)算法,使抽头系数加快了收敛速度。仿真结果表明,当传输速率为16 Gbit/s时,均衡器可以补偿-15.53 dB的半波特率通道衰减,均衡器系数在16×10^(4)个单元间隔数据内收敛,并且收敛之后接收误码率低于10^(-12)。
文摘本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方(Least Mean Square,LMS)算法电路控制DFE系数的自适应.电路采用IBM 0.13μm Bi CMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm^2,在3.3V的电源电压下,功耗为624m W.
基金supported by National Natural Science Foundation of China under Grant 62174132the Fundamental Research Funds for Central Universities under Grant xzy022022060.
文摘A 28/56 Gb/s NRZ/PAM-4 dual-mode transceiver(TRx)designed in a 28-nm complementary metal-oxide-semiconduc-tor(CMOS)process is presented in this article.A voltage-mode(VM)driver featuring a 4-tap reconfigurable feed-forward equal-izer(FFE)is employed in the quarter-rate transmitter(TX).The half-rate receiver(RX)incorporates a continuous-time linear equal-izer(CTLE),a 3-stage high-speed slicer with multi-clock-phase sampling,and a clock and data recovery(CDR).The experimen-tal results show that the TRx operates at a maximum speed of 56 Gb/s with chip-on board(COB)assembly.The 28 Gb/s NRZ eye diagram shows a far-end vertical eye opening of 210 mV with an output amplitude of 351 mV single-ended and the 56 Gb/s PAM-4 eye diagram exhibits far-end eye opening of 33 mV(upper-eye),31 mV(mid-eye),and 28 mV(lower-eye)with an output amplitude of 353 mV single-ended.The recovered 14 GHz clock from the RX exhibits random jitter(RJ)of 469 fs and deterministic jitter(DJ)of 8.76 ps.The 875 Mb/s de-multiplexed data features 593 ps horizontal eye opening with 32.02 ps RJ,at bit-error rate(BER)of 10-5(0.53 UI).The power dissipation of TX and RX are 125 and 181.4 mW,respectively,from a 0.9-V sup-ply.
