在SIP(System In a Package)系统中集成具有LVDS(Low-Voltage Differential Signal)接口的多通道高速模数转换器(Analog-to-Digital Converter,ADC)时,面临不同LVDS输出通道延时不同所导致的数据采集错误的问题,为此设计了一个多通道自...在SIP(System In a Package)系统中集成具有LVDS(Low-Voltage Differential Signal)接口的多通道高速模数转换器(Analog-to-Digital Converter,ADC)时,面临不同LVDS输出通道延时不同所导致的数据采集错误的问题,为此设计了一个多通道自适应LVDS接收器。通过采用数据时钟恢复技术产生一个多相位的采样时钟,并结合ADC的测试模式来确认每一个通道的采样相位,能够自动对每一个通道的延时分别进行调整,以达到对齐各通道采样相位点,保证数据正确采集的目的。最后,基于先进CMOS工艺进行了接收器的设计、仿真、后端设计实现和流片测试,仿真和流片后的板级测试结果均表明该接收器能够对通道延迟进行自动调节以对齐采样相位,且最大的采样相位调节范围为±3 bit,信噪比大于65 dB,满足了设计要求和应用需求。展开更多
当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR...当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR电路进行建模,经过数学分析得到电路各部分模块的最佳增益系数作为配置参数。此外通过控制状态机的工作状态切换实现环路的快速锁定机制,极大地降低了环路锁定时间。基于SMIC 28 nm CMOS工艺,设计了一款数据输入范围在1.5 G~12.5 Gbit/s、参数可编程的PI-CDR电路,适用于8 B/10 B、PRBS的数据调制方式。经过后仿测试,电路最大可追踪1250×10^(-6)的频差,环路锁定时间小于151 ns。展开更多
文摘在SIP(System In a Package)系统中集成具有LVDS(Low-Voltage Differential Signal)接口的多通道高速模数转换器(Analog-to-Digital Converter,ADC)时,面临不同LVDS输出通道延时不同所导致的数据采集错误的问题,为此设计了一个多通道自适应LVDS接收器。通过采用数据时钟恢复技术产生一个多相位的采样时钟,并结合ADC的测试模式来确认每一个通道的采样相位,能够自动对每一个通道的延时分别进行调整,以达到对齐各通道采样相位点,保证数据正确采集的目的。最后,基于先进CMOS工艺进行了接收器的设计、仿真、后端设计实现和流片测试,仿真和流片后的板级测试结果均表明该接收器能够对通道延迟进行自动调节以对齐采样相位,且最大的采样相位调节范围为±3 bit,信噪比大于65 dB,满足了设计要求和应用需求。
