一种全速率25Gbps时钟数据恢复电路设计

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作者 石德辉 何进 《电子设计工程》 2025年第11期6-11,共6页

无论是在光通信系统中,还是在高速串行传输接口中,时钟数据恢复(Clock and Data Recovery,CDR)电路都发挥着至关重要的作用。该设计基于40 nm CMOS工艺,提出了一种全速率时钟数据恢复电路。为了减小芯片面积与功耗,该设计所用的Bang-Ban... 无论是在光通信系统中,还是在高速串行传输接口中,时钟数据恢复(Clock and Data Recovery,CDR)电路都发挥着至关重要的作用。该设计基于40 nm CMOS工艺,提出了一种全速率时钟数据恢复电路。为了减小芯片面积与功耗,该设计所用的Bang-Bang鉴相器(Bang-Bang Phase Detector,BBPD)仅由6个D锁存器构成,相较于传统的BBPD,减少了两个D锁存器的使用。此外,该设计利用V/I转换器的失配实现了较大的捕获范围,避免了鉴频器的使用,进一步减小了芯片的面积与功耗。后仿真结果表明,该电路的捕获范围为24~26.2 Gbps,在该范围内,电路恢复的数据信号相位峰峰值抖动不大于3.5 ps,差分摆幅为400 mV,提取的时钟信号相位峰峰值抖动不大于4 ps,差分摆幅为150 mV。该芯片整体面积为1.1×1.2 mm^(2),在电源电压为1.1 V时,该电路直流功耗为100 mW。 展开更多

关键词 光通信 时钟数据恢复 Bang-Bang鉴相器 CMOS

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基于TDC反馈的CT探测器时钟同步技术

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作者 胡金辉 于晓东 《集成电路与嵌入式系统》 2025年第9期71-81,共11页

为了提升CT探测器的时钟同步性能,提出一种基于时间数字转换器(TDC)反馈机制的时钟同步方法,并设计了完整的同步系统原型架构。首次将基于进位链的TDC延时测量技术引入CT探测器时钟同步场景,设计了高分辨率的延时测量模块,结合多级比较... 为了提升CT探测器的时钟同步性能,提出一种基于时间数字转换器(TDC)反馈机制的时钟同步方法,并设计了完整的同步系统原型架构。首次将基于进位链的TDC延时测量技术引入CT探测器时钟同步场景,设计了高分辨率的延时测量模块,结合多级比较器与高精度延迟单元完成时序调度逻辑,基于有限状态机实现同步控制流程,构建了闭环反馈的同步机制。仿真实验结果表明,在512通道、最大传输距离为1.28 m的复杂场景下,系统同步精度可稳定控制在10 ps以内,较传统方案提升了两个数量级,在加入干扰抖动的工况条件下,也可以进行动态补偿,将系统同步精度稳定控制在10 ps以内。 展开更多

关键词 CT探测器 时钟同步 TDC 延时分辨率 FPGA

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面向Duobinary信号的时钟恢复电路研究与设计

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作者 袁梁勇 齐星云 +6 位作者 吕方旭 罗章 黄恒 张庚 王文晨 李萌 赖明澈 《计算机工程与科学》 北大核心 2025年第1期27-34,共8页

高速串行接口是高性能计算机系统中芯片之间的互连核心,针对高速串行通信所需高带宽问题,在Candence平台上基于Verilog-AMS完成56 Gbps Duobinary信号时钟数据恢复电路设计与仿真,多电平传输可以减小对带宽的需求。基于相位差值器(PI)... 高速串行接口是高性能计算机系统中芯片之间的互连核心,针对高速串行通信所需高带宽问题,在Candence平台上基于Verilog-AMS完成56 Gbps Duobinary信号时钟数据恢复电路设计与仿真,多电平传输可以减小对带宽的需求。基于相位差值器(PI)设计时钟数据恢复(CDR)电路,以Bang-Bang鉴相器的鉴相结果作为鉴相依据,采用数字信号处理(DSP)算法处理鉴相结果,其包括投票算法、滤波算法以及相位控制码转换算法。数字算法降低了电路设计的复杂度,便于调节环路增益,提高了系统的稳定性,降低环路延迟。仿真结果表明,该CDR电路可以进行相差和100 PPM频差的追踪。对输入数据分别增加0.25 UI正弦抖动,环路带宽为23 MHz,当抖动频率未超过环路带宽时,系统能够跟踪正弦抖动。抖动容限满足CEI-56G协议规范。 展开更多

关键词 时钟数据恢复 Duobinary信号 Bang-Bang鉴相器 数字信号处理算法 正弦抖动

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一种新型的太阳自动跟踪系统研究 被引量：18

4

作者 邹建 姬兴 杜海涛 《光电子技术》 CAS 北大核心 2010年第3期159-163,共5页

为了最大限度的利用太阳能,采用自动跟踪太阳的方式以获得更多的能量。简要介绍了现有的几种主要跟踪方式,光电探测器跟踪方式容易受天气条件干扰,时钟跟踪方式有累积误差或者因数据库庞大导致反应变慢等缺点。提出了一种时钟跟踪与光... 为了最大限度的利用太阳能,采用自动跟踪太阳的方式以获得更多的能量。简要介绍了现有的几种主要跟踪方式,光电探测器跟踪方式容易受天气条件干扰,时钟跟踪方式有累积误差或者因数据库庞大导致反应变慢等缺点。提出了一种时钟跟踪与光电探测器跟踪相结合的双轴跟踪方式,方位角采用时钟跟踪,俯仰角采用四象限光电探测器跟踪,控制核心选用ATmega16单片机。该跟踪方式结合这两种跟踪方式的优点,很好地克服了两者的缺点。实验表明,本系统转动精度高,工作稳定性好,太阳能接收损失小。 展开更多

关键词 太阳跟踪 时钟跟踪 四象限光电探测器 ATMEGA 16

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CMOS集成时钟恢复电路设计 被引量：7

5

作者 李学初 高清运 +1 位作者 陈浩琼 秦世才 《电子与信息学报》 EI CSCD 北大核心 2007年第6期1496-1499,共4页

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25μm标准CMOS工艺实现,有效芯片面积小... 该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25μm标准CMOS工艺实现,有效芯片面积小于0.2mm^2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHzPHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。 展开更多

关键词 时钟恢复 100MHz PHY Hogge鉴相器 锁相环

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“高分四号”卫星大面阵红外相机视频处理电路的FPGA设计 被引量：5

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作者 刘涛 张晔 +4 位作者 李亮 王洋 张旭 黄竞 王华 《航天返回与遥感》 CSCD 北大核心 2017年第3期109-115,共7页

"高分四号"卫星填补了多项国内外的技术空白,其搭载的红外相机首次实现了大面阵红外探测器成像,并展示了高品质的大面阵红外成像能力。文章以高可靠性,高信噪比,小型化的大面阵红外相机视频处理电路为目标,从FPGA(Field Progr... "高分四号"卫星填补了多项国内外的技术空白,其搭载的红外相机首次实现了大面阵红外探测器成像,并展示了高品质的大面阵红外成像能力。文章以高可靠性,高信噪比,小型化的大面阵红外相机视频处理电路为目标,从FPGA(Field Programmable Gate Array)设计角度给出设计思路和技术方案。首先,分析了大面阵红外探测器、设备工作环境与小型化、信号采样精度、高速串行数据传输等技术特点与难点。其次,给出设计思路和技术方案,包括使用时钟管理芯片进行时钟网络设计,提高了信号采样精度并提高了高速串行数据传输的可靠性;使用在轨信号处理实现通道不一致性校正,提高了图像的信噪比;使用电子限流器防止器件的单粒子栓锁,提高了器件的工作可靠性;使用一块FPGA实现焦面控制、信号处理、工程数据处理、外围芯片控制等全部功能,实现了设备的小型化与轻量化;地面进行了自适应像元校正与可编程盲元替换实验,为后续型号在轨应用提供了技术储备。最后,从红外相机外景成像效果可以看到,设计思路和技术方案可行且满足任务要求。 展开更多

关键词 时钟网络 现场可编程门阵列 大面阵红外探测器 “高分四号”卫星

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5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计 被引量：2

7

作者 张长春 王志功 +1 位作者 吴军 郭宇峰 《微电子学》 CAS CSCD 北大核心 2012年第3期393-397,410,共6页

基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增... 基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。 展开更多

关键词 时钟与数据恢复 鉴相器 压控振荡器 信道选择器 异或门

原文传递

基于半速率锁相环的5Gb/s CMOS单片时钟恢复电路 被引量：1

8

作者 仇应华 王志功 +3 位作者 朱恩 冯军 熊明珍 章丽 《固体电子学研究与进展》 CAS CSCD 北大核心 2006年第1期72-76,共5页

利用TSMC的O．18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明：在输入速率为5 Gb/s、长度为211-1伪... 利用TSMC的O．18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明：在输入速率为5 Gb/s、长度为211-1伪随机序列的情况下,恢复出时钟的均方根抖动为4．7 ps。在偏离中心频率6MHz频率处的单边带相位噪声为-112．3 dBe/Hz。芯片面积仅为0．6mm×O．6 mm,采用1.8 V电源供电,功耗低于90 mW。 展开更多

关键词 时钟恢复 非线性鉴相器 锁相环 电流控制振荡器 互补金属氧化物半导体

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实用的相序分辨电路 被引量：1

9

作者 王元利 王先伦 宋守云 《河南机电高等专科学校学报》 CAS 2000年第4期63-66,共4页

介绍两种电子分辨电路 ,用于分辨三相电源的相序 ,可实现对电气设备正、逆序供电控制 .这与市场上应用的一般分辨的电路相比 ,具有体积小、可靠、简单。

关键词 鉴相 电气矢量 三相电源 相序分辨电路

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时钟错误注入攻击检测电路的设计

10

作者 童乔凌 付念 +1 位作者 高琳 魏迎亚 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2016年第2期1-4,共4页

在研究时钟错误注入攻击的本质的基础上,对关键路径复制检测电路进行了改进,提出了一种可以在不同平台上广泛实现的时钟错误注入攻击检测电路,该电路通过检测传输路径上的延迟来对系统错误注入攻击进行检测;该电路通过复制工作路径,增... 在研究时钟错误注入攻击的本质的基础上,对关键路径复制检测电路进行了改进,提出了一种可以在不同平台上广泛实现的时钟错误注入攻击检测电路,该电路通过检测传输路径上的延迟来对系统错误注入攻击进行检测;该电路通过复制工作路径,增加冗余逻辑,能够有效地检测被复制路径的攻击,并且便于ASIC和FPGA实现.设计者能够根据实际情况设计检测敏感程度,使检测电路具有较强的适应性.多次超频检测实验结果表明:所提出的检测电路灵活性强,能有效检测时钟错误注入攻击. 展开更多

关键词 时钟检测 检测电路 电路设计 冗余逻辑 路径重复

原文传递

应用于高速串行收发器的CDR电路的设计 被引量：3

11

作者 宋何娟 庞遵林 孙立宏 《中国集成电路》 2011年第6期38-41,共4页

时钟数据恢复(CDR)电路是高速数据传输系统的重要组成部分。文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法,并进行了仿真和验证,结果表明,电路能够满足系统设计要求。

关键词 时钟数据恢复 鉴相器 高速串行收发器

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具有宽捕获范围的时钟恢复电路(英文) 被引量：1

12

作者 李学初 高清运 陈浩琼 《南开大学学报（自然科学版）》 CAS CSCD 北大核心 2008年第2期75-79,共5页

给出了一个具有宽捕获范围的集成时钟恢复电路,采用了简单而有效的锁定技术,解决鉴相器固有的捕获范围较小的问题.时钟恢复电路采用0.25μm标准 CMOS 工艺实现,将其置于100 MHz PHY 中进行了流片,测试结果表明时钟恢复电路能正常工作.

关键词 时钟恢复 100 MHZ PHY Hogge鉴相器 捕获范围

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一种新型高精度DLL鉴相器设计 被引量：4

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作者 冀蓉 冯颖劼 +3 位作者 曾献君 陈亮 张峻峰 罗钢 《电子学报》 EI CAS CSCD 北大核心 2009年第8期1694-1698,共5页

本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴... 本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求. 展开更多

关键词 鉴相器 延迟锁相环 相位误差 时钟相位 时钟抖动

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12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 被引量：3

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作者 潘敏 冯军 +1 位作者 杨婧 杨林成 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2. 展开更多

关键词 串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)

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数字锁相环在位同步提取中的应用 被引量：1

15

作者 伍建辉 李雅梅 苏小敏 《火控雷达技术》 2010年第4期91-95,共5页

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术... 在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。 展开更多

关键词 数字锁相环 位同步时钟 异或门鉴相器

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集成时钟产生功能的0．18μmCMOS10Gb／s复接器的设计

16

作者 张长春 王志功 +3 位作者 施恩 唐路 黄继伟 郭宇峰 《高技术通讯》 CAS CSCD 北大核心 2012年第5期523-530,共8页

针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1... 针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1MUX电路。整个电路由5Gb／s时钟提取电路（CEC）和10Gb／s半速率2：1MUX电路构成。CEC从一路输入数据中提取出5GHz时钟提供给MUX电路。CEC由鉴频鉴相器（PFD）、电压／电流转换电路、环路滤波器及压控振荡器（VCO）构成。Pottbacker型PFD不但可以大幅度扩展环路的捕获带宽，并且由于它能够容忍高达±45。的正交相位误差，因而三级环形VCO能够被采用。测试结果表明，该电路无需任何参考时钟、外接元件及外部手动调谐即可工作。整个芯片面积为670μmX760μm，在1．8V电压下，功耗为180mW，其中核心功耗占60％。 展开更多

关键词 复接器(MUX) 时钟提取 鉴频鉴相器 压控振荡器 脉宽失真

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54Mb/s NRZ时钟数据恢复电路的设计与实现

17

作者 段吉海 秦志杰 +2 位作者 古鸽 归发弟 杨坤 《电子技术应用》 北大核心 2009年第5期55-57,61,共4页

提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益... 提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%,满足设计要求。 展开更多

关键词 时钟恢复 Hogge型鉴相器 电荷泵 压控振荡器

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一种适用于NRZ数据的时钟数据恢复电路 被引量：2

18

作者 胡建赟 闵昊 《微电子学》 CAS CSCD 北大核心 2005年第6期643-646,共4页

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时... 提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能。设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用。 展开更多

关键词 时钟数据恢复 电荷泵锁相环 鉴频鉴相器

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一种BDS星钟异常实时探测与处理算法

19

作者 赵丹 周佩元 杜兰 《测绘科学与工程》 2015年第5期69-74,共6页

通过连续监测钟差时序数据，可以快速探测星载原子钟异常，从而确保卫星导航系统的完好性。本文结合广义似然比检验（GLRT）方法和多项式钟差模型，提出了一种新的实时原子钟异常探测与处理方法：首先，基于GLRT方法进行实时异常探测；... 通过连续监测钟差时序数据，可以快速探测星载原子钟异常，从而确保卫星导航系统的完好性。本文结合广义似然比检验（GLRT）方法和多项式钟差模型，提出了一种新的实时原子钟异常探测与处理方法：首先，基于GLRT方法进行实时异常探测；然后采用多项式钟差模型进行短期钟差外推，在此基础上剔除异常值并以估值代替；最后，利用武汉大学分析中心提供的精密BDS钟差数据进行仿真。验证结果表明，该方法能够快速有效地探测和处理原子钟异常（尤其是频率跳变异常），较好地保证了BDS原子钟数据的完好性。 展开更多

关键词 BDS星钟 原子钟异常探测 GLRT探测器 钟差模型

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基于FPGA的积分型数字锁相环的设计与实现 被引量：5

20

作者 崔建庆 石江宏 《现代电子技术》 2005年第22期101-103,共3页

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设... 位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果。具有一定的工程实用价值。 展开更多

关键词 积分型数字鉴相器 数字锁相环 时钟提取 现场可编程逻辑门阵列

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