基于Radix-4 Booth编码的12位乘累加运算单元设计

1

作者 吴秀龙 王光辰 《中国集成电路》 2025年第3期55-62,共8页

乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过... 乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过Radix-4 Booth编码以减少乘法部分积数量,设计了规则化的生成方案对乘法部分积进行约束以简化后续累加过程,在累加阶段使用了基于4-2压缩和3-2压缩的混合加法树结构以提高压缩效率,引入流水结构以提高吞吐量。在0.5 V下,提出的结构能效可以达到15.04 TOPS/W,相比使用行波进位加法器进行累加的MAC结构优化约13.4%。 展开更多

关键词 乘累加 Radix-4 Booth编码 加法树

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基于自适应CSA的多操作数加法器设计

2

作者 王立华 崔可欣 +1 位作者 付文杰 刘晨光 《鲁东大学学报(自然科学版)》 2025年第3期222-232,共11页

多操作数加法器是数字集成电路设计的基本算术单元之一,其逻辑优化是逻辑综合流程中至关重要的一部分。为了在逻辑综合过程中尽可能地提升多操作数加法器的性能,降低延迟,本文设计了一种基于自适应进位保留加法器(carry-save adder, CSA... 多操作数加法器是数字集成电路设计的基本算术单元之一,其逻辑优化是逻辑综合流程中至关重要的一部分。为了在逻辑综合过程中尽可能地提升多操作数加法器的性能,降低延迟,本文设计了一种基于自适应进位保留加法器(carry-save adder, CSA)的多操作数加法器架构。该架构采用Wallace树结构实现多操作数加法器的设计,降低加法操作导致的延迟,并在此基础上,通过改进Wallace树结构中的CSA压缩部分,进一步降低延迟。本文以SMIC 28nm工艺库为目标库,运用上述算法对多个多操作数相加的RTL(register-transfer level)设计执行逻辑综合,得到多操作数加法器。实验结果表明,在16~128位宽输入下,本加法器可显著优化性能,延迟时间平均降低31.2%,面积平均减少36.5%,功耗平均降低70.98%。 展开更多

关键词 多操作数加法器 carry-save adder 自适应方法 Wallace树结构 逻辑综合

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一种新型的高速FIR滤波器及其VLSI实现 被引量：9

3

作者 唐长文 张洁 闵昊 《电子学报》 EI CAS CSCD 北大核心 2002年第2期295-297,共3页

本文提出了一种新型的高速滤波器结构 ,此结构的核心是一种独特的乘加单元 .该乘加单元是通过对BOOTH型乘法器与高速加法器结构的深入研究而探索出来的 .采用该乘加单元我们可以实现任何阶数高速FIR滤波器 .在文章的最后我们采用该结构... 本文提出了一种新型的高速滤波器结构 ,此结构的核心是一种独特的乘加单元 .该乘加单元是通过对BOOTH型乘法器与高速加法器结构的深入研究而探索出来的 .采用该乘加单元我们可以实现任何阶数高速FIR滤波器 .在文章的最后我们采用该结构实现了视频编码器中的一个高速色度滤波器 。 展开更多

关键词 有限冲击响应滤波器 VLSI BOOTH乘法器

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多位快速加法器的设计 被引量：3

4

作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多

关键词 半加器 全加器 超前进位加法器 二叉树法

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32位快速乘法器的设计 被引量：2

5

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法

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基于跳跃式Wallace树的低功耗32位乘法器 被引量：8

6

作者 李伟 戴紫彬 陈韬 《计算机工程》 CAS CSCD 北大核心 2008年第17期229-231,共3页

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下... 为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。 展开更多

关键词 BOOTH算法 跳跃式Wallace树 乘法器 LING加法器

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一种稀疏树加法器及结构设计 被引量：2

7

作者 王骞 丁铁夫 《电子器件》 CAS 2005年第2期312-314,共3页

提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加... 提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加法器Sklansky、Brent-Kung、Kogge-Stone和Han-Carlson为例,对他们的面积和延迟进行了理论分析。在本文的最后用硬件描述语言实现了Sklansky加法器。 展开更多

关键词 加法器 并行前缀加法器 稀疏树加法器

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64位超前进位对数加法器的设计与优化 被引量：3

8

作者 王仁平 何明华 +2 位作者 陈传东 戴惠明 黄扬国 《半导体技术》 CAS CSCD 北大核心 2010年第11期1116-1121,共6页

设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来... 设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路。该加法器采用SMIC 0.18μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能。 展开更多

关键词 多米诺动态逻辑 时钟延时多米诺 对数加法器 点操作 Kogge-Stone树

原文传递

新型高速CSD编码滤波器及VLSI的实现 被引量：1

9

作者 唐长文 吴俊军 闵昊 《半导体技术》 CAS CSCD 北大核心 2001年第11期22-25,共4页

通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工... 通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工艺实现。芯片规模 ７５００门，面积 １．００ｍｍ ｘ ０．４２ｍｍ。 展开更多

关键词 有限冲击响应滤波器 CSD码 BOOTH乘法器 加法树 VLSI

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基于现场可编程门阵列的高斯滤波算法优化实现 被引量：5

10

作者 陈超 罗小华 +1 位作者 陈淑群 俞国军 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2017年第5期969-975,共7页

针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多... 针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多路选择器(MUX)的4-2压缩器、加数压缩的树型结构,对9个加数进行3个层次的压缩.经过优化后,只需1个全加器便可得求和结果.结果表明,经过加数压缩设计可以达到缩短关键路径、减少逻辑延时的目标,使逻辑延时缩小32.48%,同时还极大节省所需加法器宏单元数,为后续图像处理模块提供更大的设计自由度. 展开更多

关键词 高斯滤波器 保留进位加法器 基于MUX的4-2压缩器 加数压缩的树型结构 全加器

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快速设计高性能有符号乘法器电路的编程语言研究 被引量：1

11

作者 焦继业 穆荣 郝跃 《电子学报》 EI CAS CSCD 北大核心 2013年第11期2256-2261,共6页

提出了一种有符号乘法器电路的编程语言,其核心思想是采用指令表示乘法器的编码器、加法器树、快速加法器等三个部分,然后经由指令描述互联关系形成乘法器.通过Lex/Yacc构成编译器,解析程序得到乘法器的Verilog代码.采用该设计语言生成... 提出了一种有符号乘法器电路的编程语言,其核心思想是采用指令表示乘法器的编码器、加法器树、快速加法器等三个部分,然后经由指令描述互联关系形成乘法器.通过Lex/Yacc构成编译器,解析程序得到乘法器的Verilog代码.采用该设计语言生成的七种典型结构的32位有符号单周期乘法器,在200MHz工作频率设定下,使用GRACE 0.18μm 1P6M工艺,进行逻辑综合、布局布线、静态时序和功耗分析.实验结果表明,这七种乘法器速度都优于Synopsys DesignWare产生的乘法器,其中由改进型Booth Radix4编码、冗余二进制加法器树和跳跃进位加法器构成的乘法器综合性能超出Synopsys Design Ware产生的乘法器达35%,因此该设计语言可应用于高性能乘法器电路快速设计应用中. 展开更多

关键词 乘法器 编程语言 编码 加法器树 快速加法器

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高速乘法器的性能比较 被引量：3

12

作者 应征 吴金 +1 位作者 常昌远 魏同立 《电子器件》 CAS 2003年第1期42-45,共4页

对基于阵列乘法器、修正布斯算法 (MBA)乘法器、华莱士 (WT)乘法器和MBA -WT混合乘法器的四种架构的32位乘法器性能进行了比较 ,在选择乘法器时 ,应根据实际应用 ,从面积、速度。

关键词 乘法器 修正布斯算法 华莱士树 保存进位加法器 4∶2压缩器

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改进型booth华莱士树的低功耗、高速并行乘法器的设计 被引量：5

13

作者 王定 余宁梅 +1 位作者 张玉伦 宋连国 《电子器件》 CAS 2007年第1期252-255,共4页

采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成... 采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的. 展开更多

关键词 乘法器 BOOTH编码 华莱士树 (k:2)压缩器 最终加法器 分割算法

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基于改进型选择进位加法器的32位浮点乘法器设计 被引量：4

14

作者 刘容 赵洪深 李晓今 《现代电子技术》 2013年第16期133-136,共4页

在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。 展开更多

关键词 修正Booth算法 Wallace树结构 选择进位加法器 浮点乘法器

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基于SYSGEN的AS型FIR滤波器设计 被引量：1

15

作者 杨红姣 李飞 《微计算机信息》 2011年第10期62-64,95,共4页

本文以FPGA为硬件核心设计数字滤波系统,提出一种低成本高效FIR滤波器的设计方法。首先利用提出的AS型FIR滤波器实现结构,降低系统逻辑资源消耗、提高系统资源利用率及系统运行速度,然后综合采用SYSGEN和ISE实现滤波器的模块化和自动化... 本文以FPGA为硬件核心设计数字滤波系统,提出一种低成本高效FIR滤波器的设计方法。首先利用提出的AS型FIR滤波器实现结构,降低系统逻辑资源消耗、提高系统资源利用率及系统运行速度,然后综合采用SYSGEN和ISE实现滤波器的模块化和自动化设计,简化设计过程,降低实现难度。具体在XC3S500E4f320 FPGA上实现了一系列4阶到32阶的FIR滤波器,实验结果验证了方法的有效性。 展开更多

关键词 SYSGEN CSD编码 AS型FIR滤波器 加法树 FPGA

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基于修正BOOTH编码的32×32位乘法器 被引量：2

16

作者 崔晓平 《电子测量技术》 2007年第1期82-85,共4页

本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘... 本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘法器的运行速度。并用PSPICE仿真工具对其进行了功能验证和仿真。通过仿真分析比较,该32×32位乘法器的速度比传统的32位基于Wallace/Dadda的乘法器的速度快18.9%。 展开更多

关键词 修正布斯编码器 4:2压缩器 华莱士树型结构 超前进位加法器

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蝶形运动估计算法及其VLSI实现

17

作者 田应洪 何俊 洪志良 《小型微型计算机系统》 CSCD 北大核心 2008年第4期741-745,共5页

视频技术发展要求更高速,更利于硬件实现的运动估计算法.提出了一种蝶形运动估计算法,该算法采用蝶形搜索模板、快速截止技术和运动向量预测技术.该算法较钻石搜索算法提速43.26%-80%,并且图像质量更好.同时,本文采用加法树和片内并行... 视频技术发展要求更高速,更利于硬件实现的运动估计算法.提出了一种蝶形运动估计算法,该算法采用蝶形搜索模板、快速截止技术和运动向量预测技术.该算法较钻石搜索算法提速43.26%-80%,并且图像质量更好.同时,本文采用加法树和片内并行存储器,构建该算法的VLSI实现结构.通过两种数据映射方法(拉丁方映射和4×4块映射),该结构不但解决了快速搜索算法的数据不规则性难题,并且节省了带宽.当系统时钟为27MHz,数据总线为16位,外部存储器带宽要求仅为4.57Mbit/s.比较其它硬件实现结构,该结构采用了更少的处理单元数,更小的缓存单元,但却获得更快的速度和更高的灵活性. 展开更多

关键词 视频图像 运动估计 拉丁方 加法树

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基于CSD编码的16位并行乘法器的设计 被引量：1

18

作者 王瑞光 田利波 《微计算机信息》 北大核心 2008年第23期75-76,26,共3页

文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少... 文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的。 展开更多

关键词 乘法器 CSD编码 WALLACE树 超前进位加法器 FPGA

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基于StratixⅡ的加法树设计及其应用

19

作者 李强 《现代电子技术》 2007年第13期74-76,共3页

与传统的FPGA相比,采用自适应逻辑模块架构的新一代高端FPGA StratixⅡ在完成通用算术和加法树功能上具有占用资源少、工作频率高、设计灵活等优点。加法运算是最基本的算术运算,是构成数字信号处理系统的基础。根据加法树设计原理,结... 与传统的FPGA相比,采用自适应逻辑模块架构的新一代高端FPGA StratixⅡ在完成通用算术和加法树功能上具有占用资源少、工作频率高、设计灵活等优点。加法运算是最基本的算术运算,是构成数字信号处理系统的基础。根据加法树设计原理,结合相关研究的新进展,提出了一种基于StratixⅡ的加法树解决方案,说明了其实现要点及其在高速数字相关器中的应用。 展开更多

关键词 加法树 自适应逻辑模块 FPGA 数字相关器

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并行前置树型加法器的通路时延故障测试

20

作者 杨德才 谢永乐 陈光 《电子测量与仪器学报》 CSCD 2008年第4期12-16,共5页

时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健... 时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。 展开更多

关键词 时延故障测试 通路时延故障 前置树型加法器 双向量测试

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