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Wafer-level GaN-based nanowires photocatalyst for water splitting
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作者 Kun Wang Jiaxuan Qiu +8 位作者 Zefei Wu Yang Liu Yongqi Liu Xiangpeng Chen Bao Zang Jianmei Chen Yunchao Lei Longlu Wang Qiang Zhao 《Chinese Chemical Letters》 2025年第3期27-36,共10页
In recent years,the development of wafer-level GaN nanowires photocatalyst loaded onto silicon substrates has progressed rapidly depending on its simplicity of instrumentation,collection and separation from the water.... In recent years,the development of wafer-level GaN nanowires photocatalyst loaded onto silicon substrates has progressed rapidly depending on its simplicity of instrumentation,collection and separation from the water.Accordingly,the wafer-level GaN-based nanowires(GaN NWs)photocatalyst can be a fabulous candidate for the application in the field of photocatalytic hydrogen evolution reaction(PHER)and provides a novel route to address the environmental and energy crisis.Herein,a range of innovative strategies to improve the performance of GaN NWs photocatalyst are systematically summarized.Then,the solar-to-hydrogen conversion efficiency,the characteristics of GaN NWs system,the cost of the origin material required,as well as the stability,activity and the corrosion resistance to seawater are discussed in detail as some of the essential conditions for advancing its large-scale industry-friendly application.Last but not least,we provide the potential application of this system for splitting seawater to produce hydrogen and point out the direction for overcoming the barriers to future industrial-scale implementation. 展开更多
关键词 wafer-level GaN-based nanowires PHOTOCATALYST Photocatalytic hydrogen evolution reaction Solar-to-hydrogen conversion efficiency Large-scale industry-friendly application Seawater splitting
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基于扇出型晶圆级封装的X波段异构集成T/R模组研制
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作者 张翔宇 张帅 +1 位作者 赵宇 吴洪江 《电子技术应用》 2026年第2期15-23,共9页
基于扇出型晶圆级封装(FOWLP)技术,设计并制造了一款X波段四通道收发模组。模组异构集成了CMOS和GaAs两种工艺的芯片,可实现接收射频信号的低噪声放大、幅相控制及功率放大输出等功能。模组内部通过重布线层实现芯片间的互联以及扇出,... 基于扇出型晶圆级封装(FOWLP)技术,设计并制造了一款X波段四通道收发模组。模组异构集成了CMOS和GaAs两种工艺的芯片,可实现接收射频信号的低噪声放大、幅相控制及功率放大输出等功能。模组内部通过重布线层实现芯片间的互联以及扇出,与印制电路板通过球栅阵列实现垂直连接,模组最终体积仅为12.8 mm×10.4 mm×0.5 mm。模组经测试,结果为接收增益≥27 dB,噪声系数≤4 dB,发射增益≥26.7 dB,饱和输出功率≥24 dBm,四位数控衰减精度RMS≤1 dB,六位数控移相精度RMS≤6°,符合设计预期,在高密度树脂基封装的基础上整合了两种材质芯片的特性,实现了优异的性能。 展开更多
关键词 晶圆级封装 T/R微系统 系统级封装 重布线 先进封装技术 小型化
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A wafer-level 3D packaging structure with Benzocyclobutene as a dielectric for multichip module fabrication
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作者 耿菲 丁晓云 +1 位作者 徐高卫 罗乐 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2009年第10期153-158,共6页
A new wafer-level 3D packaging structure with Benzocyclobutene(BCB)as interlayer dielectrics(ILDs) for multichip module fabrication is proposed for application in the Ku-band wave.The packaging structure consists ... A new wafer-level 3D packaging structure with Benzocyclobutene(BCB)as interlayer dielectrics(ILDs) for multichip module fabrication is proposed for application in the Ku-band wave.The packaging structure consists of two layers of BCB films and three layers of metallized films,in which the monolithic microwave IC(MMIC),thin film resistors,striplines and microstrip lines are integrated.Wet etched cavities fabricated on the silicon substrate are used for mounting active and passive components.BCB layers cover the components and serve as ILDs for interconnections.Gold bumps are used as electric interconnections between different layers,which eliminates the need to prepare vias by costly dry etching and deposition processes.In order to get high-quality BCB films for the subsequent chemical mechanical planarization(CMP)and multilayer metallization processes,the BCB curing profile is optimized and the roughness of the BCB film after the CMP process is kept lower than 10 nm.The thermal,mechanical and electrical properties of the packaging structure are investigated.The thermal resistance can be controlled below 2℃/W.The average shear strength of the gold bumps on the BCB surface is around 70 N/mm^2.The performances of MMIC and interconnection structure at high frequencies are optimized and tested.The S-parameters curves of the packaged MMIC shift slightly showing perfect transmission character.The insertion loss change after the packaging process is less than 1 dB range at the operating frequency and the return loss is less than –8 dB from 10 to 15 GHz. 展开更多
关键词 wafer-level BENZOCYCLOBUTENE embedded MMIC and passives RF application
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面向晶圆级芯片架构的系统仿真方法
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作者 侯帅康 王偲柠 +4 位作者 邵阳雪 丁博 刘文斌 宋克 王雨 《计算机系统应用》 2026年第2期123-131,共9页
晶圆级芯片凭借更高的集成密度、更优的互连特性和更低的功耗,已成为“后摩尔时代”集成电路领域未来的关键技术方向.然而,传统仿真方法在应对晶圆级芯片仿真时,存在仿真效率低、跨芯粒通信建模缺失以及异构计算资源处理能力不足等问题... 晶圆级芯片凭借更高的集成密度、更优的互连特性和更低的功耗,已成为“后摩尔时代”集成电路领域未来的关键技术方向.然而,传统仿真方法在应对晶圆级芯片仿真时,存在仿真效率低、跨芯粒通信建模缺失以及异构计算资源处理能力不足等问题.针对晶圆级芯片架构的仿真需求,本文提出了一种基于算子与芯粒协同的晶圆级芯片架构并行离散仿真方法,通过算子与芯粒的协同并行离散仿真有效提高了系统的仿真效率.首先,构建基础的标准化芯粒库和算子库,为架构仿真提供基础支持.然后,基于算子库将复杂应用计算任务拆分为多个算子,协同多个芯粒实现并行离散仿真,并结合通信模型确保了系统仿真结果的准确性.仿真结果表明,相对于常规的基于SST和Gem5仿真方法,所提出的系统仿真方法不仅支持异构芯粒间通信的仿真建模,而且在平均精度损失小于1.3%的情况下,实现了4.8倍以上平均速度提升,显著提升了晶圆级芯片系统的仿真效率. 展开更多
关键词 晶上系统 芯粒 模拟器 系统离散仿真 晶圆级芯片 任务部署
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Self-adaptive phosphor coating technology for wafer-level scale chip packaging
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作者 周琳淞 饶海波 +5 位作者 王伟 万贤龙 廖骏源 王雪梅 周炟 雷巧林 《Journal of Semiconductors》 EI CAS CSCD 2013年第5期96-99,共4页
A new self-adaptive phosphor coating technology has been successfully developed, which adopted a slurry method combined with a self-exposure process. A phosphor suspension in the water-soluble photoresist was applied ... A new self-adaptive phosphor coating technology has been successfully developed, which adopted a slurry method combined with a self-exposure process. A phosphor suspension in the water-soluble photoresist was applied and exposed to LED blue light itself and developed to form a conformal phosphor coating with self- adaptability to the angular distribution of intensity of blue light and better-performing spatial color uniformity. The self-adaptive phosphor coating technology had been successfully adopted in the wafer surface to realize a wafer- level scale phosphor conformal coating. The first-stage experiments show satisfying results and give an adequate demonstration of the flexibility of self-adaptive coating technology on application of WLSCP. 展开更多
关键词 white light-emitting diodes self-adaptive conformal coating wafer level encapsulation technology multi-chip packaging
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晶圆级芯片表面电沉积镍钨合金初期探索性研究
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作者 吴王平 安宇澳 +2 位作者 黎鑫 汪涛 焦严涛 《电镀与精饰》 北大核心 2025年第3期26-33,共8页
针对晶圆级芯片表面电沉积钨合金技术展开探索性研究,旨在改善电沉积过程中镀层质量差、钨含量低等问题,以提升其在高性能半导体器件中的应用潜力。研究以镍钨合金为对象,因其优异的高温稳定性和机械性能,被认为是芯片制造中互连层与阻... 针对晶圆级芯片表面电沉积钨合金技术展开探索性研究,旨在改善电沉积过程中镀层质量差、钨含量低等问题,以提升其在高性能半导体器件中的应用潜力。研究以镍钨合金为对象,因其优异的高温稳定性和机械性能,被认为是芯片制造中互连层与阻挡层材料的潜在选择。然而,现有技术在芯片表面形成高质量镀层时存在诸多限制。本研究通过调整电解液配方、电流密度和温度等参数,系统研究这些工艺参数对沉积层质量的影响。采用扫描电子显微镜(SEM)和X射线能谱(EDS)对沉积层的表面形貌和元素组成进行表征,以评估其微观结构质量和成分比例,并通过X射线衍射(XRD)分析晶体结构。同时,通过显微硬度测试不同参数下沉积层的硬度,从而评价其机械性能。结果表明,电沉积参数显著影响镍钨合金沉积层的质量;合理调整工艺参数可获得表面平整、致密且硬度高的沉积层,并有效提升钨的含量。本研究为优化电沉积镍钨合金工艺、制备高性能芯片互连层和阻挡层材料提供了重要参考。 展开更多
关键词 电沉积 钨合金 晶圆级芯片
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三维晶圆级扇出型封装产品质量评价方法研究
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作者 田欣 黄东巍 《信息技术与标准化》 2025年第7期31-36,共6页
为解决三维晶圆级扇出型封装产品缺乏质量评价方法的问题,开展其工艺质量可靠性和器件质量可靠性评价方法的研究。结合裸芯片重构圆片、晶圆级多层再布线、晶圆级微凸点制备和三维堆叠等新工艺特点,确定了关键工艺参数及测试方法。通过... 为解决三维晶圆级扇出型封装产品缺乏质量评价方法的问题,开展其工艺质量可靠性和器件质量可靠性评价方法的研究。结合裸芯片重构圆片、晶圆级多层再布线、晶圆级微凸点制备和三维堆叠等新工艺特点,确定了关键工艺参数及测试方法。通过与传统结构器件的差异性分析,提出了三维晶圆级扇出型封装器件的关键质量评价项目。选用典型国产器件开展了验证,验证了测试结果的准确性。 展开更多
关键词 扇出型封装 晶圆级 工艺质量 器件质量
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电-热-力耦合下扇出型晶圆级封装RDL导电层热-力可靠性分析
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作者 武瑞康 臧柯 +2 位作者 范超 王蒙军 吴建飞 《半导体技术》 北大核心 2025年第9期955-964,共10页
为研究导电层对重分布层(RDL)可靠性的影响,基于电-热-力多物理场耦合建立扇出型晶圆级封装(FOWLP)互连结构多尺度三维模型。采用有限元分析法研究了导电层材料、厚度及过渡角度对RDL温度场和应力场分布的影响。研究结果显示,在RDL热-... 为研究导电层对重分布层(RDL)可靠性的影响,基于电-热-力多物理场耦合建立扇出型晶圆级封装(FOWLP)互连结构多尺度三维模型。采用有限元分析法研究了导电层材料、厚度及过渡角度对RDL温度场和应力场分布的影响。研究结果显示,在RDL热-力分布中,导电层起主导作用。与材料和厚度相比,导电层结构的过渡角度对RDL可靠性的影响相对较小。过渡角度在130°~160°范围内时,温度与应力极值波动小于1%;0.8~15 GHz频段内,RDL的温度与应力极值会随频率升高而递增且上升速率逐渐减缓。正交试验结果表明,导电层材料对温度和应力极值的影响最为显著。经优化后,导电层最佳参数为:银材料,厚度10μm,过渡角度140°。该研究成果可为先进封装领域中RDL的结构设计与优化提供参考。 展开更多
关键词 扇出型晶圆级封装(FOWLP) 导电层 重分布层(RDL) 多物理场 正交试验
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硅基宽带小型化晶圆级3D异构集成开关交换矩阵
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作者 侯芳 梁锋 +4 位作者 曹扬磊 栾华凯 李剑平 孙超 朱健 《固体电子学研究与进展》 2025年第4期19-25,共7页
利用硅基晶圆级3D异构集成工艺研制了一种2~18 GHz 4×4宽带小型化开关交换矩阵,解决了当前开关矩阵尺寸大、批次一致性较差、难以批量制作的问题。该器件由7层高阻硅晶圆堆叠形成,内部集成了4个硅基MEMS超宽带功分器、4个SP4T开关... 利用硅基晶圆级3D异构集成工艺研制了一种2~18 GHz 4×4宽带小型化开关交换矩阵,解决了当前开关矩阵尺寸大、批次一致性较差、难以批量制作的问题。该器件由7层高阻硅晶圆堆叠形成,内部集成了4个硅基MEMS超宽带功分器、4个SP4T开关、16个SPST开关、24个电容及4个译码驱动等芯片,采用TSV(硅通孔)垂直互连,通过晶圆级低温键合工艺,实现了开关矩阵16个通道射频信号的灵活交换传输。经测试,该开关矩阵的插入损耗小于15 dB(含6 dB功率分配损耗),回波损耗大于8.8 dB,隔离度大于68 dB,与仿真结果基本吻合。该器件重量仅2.1 g,尺寸仅22.2 mm×21.7 mm×1.9 mm,比同规模LTCC开关矩阵尺寸缩减75%,比同轴开关矩阵尺寸缩减好几个数量级。 展开更多
关键词 硅基 三维异构集成 晶圆级键合 硅通孔(TSV) 开关矩阵
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扇出型晶圆级封装翘曲控制的研究进展
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作者 张需 张志模 +1 位作者 李奇哲 王刚 《半导体技术》 北大核心 2025年第7期666-675,共10页
扇出型晶圆级封装(FOWLP)凭借其体积小、I/O端口密度高、成本低等优势受到科研人员的广泛关注与研究,但晶圆在封装过程中的翘曲却严重影响了产品良率与可靠性。从材料改进创新、工艺流程优化、设计结构改进、仿真精确化四个角度,系统综... 扇出型晶圆级封装(FOWLP)凭借其体积小、I/O端口密度高、成本低等优势受到科研人员的广泛关注与研究,但晶圆在封装过程中的翘曲却严重影响了产品良率与可靠性。从材料改进创新、工艺流程优化、设计结构改进、仿真精确化四个角度,系统综述了现有FOWLP翘曲的优化方法,分析了各方法的优势与不足,并总结了其发展趋势。研究结果表明,低热膨胀系数(CTE)和高模量材料开发以及工艺流程优化对改善FOWLP翘曲具有关键作用,可为后续研究提供重要参考。 展开更多
关键词 扇出型晶圆级封装(FOWLP) 翘曲 重构晶圆 环氧塑封料(EMC) 有限元分析(FEA)
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声表面波芯片晶圆级封装技术
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作者 王君 孟腾飞 +2 位作者 周培根 于海洋 曹玉 《应用声学》 北大核心 2025年第1期75-79,共5页
为解决声表面波滤波器无法实现系统级封装和高密度系统集成的问题,制作出可保护图形且封装尺寸小的滤波器,该文研究声表面波芯片的晶圆级先进封装技术。针对声表面波滤波器本身特性,提出技术方案并通过实验验证方案的可行性,并制作出晶... 为解决声表面波滤波器无法实现系统级封装和高密度系统集成的问题,制作出可保护图形且封装尺寸小的滤波器,该文研究声表面波芯片的晶圆级先进封装技术。针对声表面波滤波器本身特性,提出技术方案并通过实验验证方案的可行性,并制作出晶圆级封装的声表面波芯片样品,利用有机聚合物键合实现了晶圆级封装,通过测试键合强度、对比封装前后芯片性能等验证该样品的可靠性,测试结果显示键合强度满足要求且封装前后性能基本一致,达到预期结果。为提高器件可靠性,对该方案进行改进,利用金属共晶键合方式实现气密性封装,并制作出满足气密性要求的晶圆级封装的声表面波器件样品。 展开更多
关键词 声表面波芯片 晶圆级封装 聚合物键合
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一种K波段晶圆级封装器件化R组件设计
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作者 朱贵德 罗鑫 +2 位作者 王军会 罗里 何小峰 《电讯技术》 北大核心 2025年第6期980-985,共6页
介绍了一种基于树脂基晶圆级扇出封装的K波段器件化R组件。采用互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺和砷化镓(GaAs)工艺相结合的芯片架构,实现了一种紧凑型8通道数控延时低噪声放大前端。采用塑封... 介绍了一种基于树脂基晶圆级扇出封装的K波段器件化R组件。采用互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺和砷化镓(GaAs)工艺相结合的芯片架构,实现了一种紧凑型8通道数控延时低噪声放大前端。采用塑封扇出晶圆级封装工艺,通过在两种芯片上合理设置接地焊盘位置,再借助晶圆级封装的再布线设计和植球工艺,实现单个封装内多通道间以及多个封装间的良好电磁屏蔽。采用多物理场协同仿真方式,将无源互连的场级全波仿真结果与有源电路的电路级仿真结果进行场路协同联合仿真,通过场路协同调谐优化,得到最优宽带匹配效果,研制出了一款晶圆级扇出封装器件化R组件。实测表明在K波段噪声系数小于2.1 dB,小信号增益大于22 dB,延时误差均方根小于1.8 ps。R组件尺寸为11 mm×8 mm×0.7 mm,重量仅0.2 g。该设计方案充分发挥了CMOS工艺数模混合集成能力和GaAs工艺优异的射频性能,实现了R组件更高的功能密度、通道密度和低成本需求,具有一定的工程应用价值。 展开更多
关键词 相控阵天线 K波段R组件 晶圆级扇出封装 场路协同仿真
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基于晶圆键合技术的传感器封装研究进展
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作者 贝成昊 喻甜 梁峻阁 《电子与封装》 2025年第8期38-48,共11页
传感器作为信息感知的核心组件,对封装集成度与环境适应性有很高的要求。晶圆键合技术是晶圆级封装的关键技术,可以实现气密性高可靠封装,已广泛应用于传感器制造领域。总结了多种适用于传感器封装的晶圆级键合技术,包括直接键合、阳极... 传感器作为信息感知的核心组件,对封装集成度与环境适应性有很高的要求。晶圆键合技术是晶圆级封装的关键技术,可以实现气密性高可靠封装,已广泛应用于传感器制造领域。总结了多种适用于传感器封装的晶圆级键合技术,包括直接键合、阳极键合、玻璃熔块键合、金属键合和混合键合,分析其技术原理、工艺特点、优势及在实际应用中的适用性,并探讨了相关应用场景。针对当前低温键合、异质集成、高密度互连及高可靠性封装的技术需求,对晶圆键合技术的未来发展趋势进行了展望。 展开更多
关键词 晶圆键合 晶圆级封装 传感器 气密封装
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12英寸晶圆级异质再布线的制备及结合力定量检测
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作者 赵心然 周超杰 +4 位作者 尹宇航 李奇哲 王刚 王成迁 严娟娟 《中国集成电路》 2025年第6期59-64,共6页
为满足新一代高速信号传输电子器件的高密度互连需求,通过化学气相沉积和晶圆级再布线的方法,制备了12英寸硅基材料、树脂材料和铜共存的异质再布线,其中,亚微米级再布线的碳氧化硅和微米级再布线的聚酰亚胺共同构成了晶圆级异质再布线... 为满足新一代高速信号传输电子器件的高密度互连需求,通过化学气相沉积和晶圆级再布线的方法,制备了12英寸硅基材料、树脂材料和铜共存的异质再布线,其中,亚微米级再布线的碳氧化硅和微米级再布线的聚酰亚胺共同构成了晶圆级异质再布线的介质层。利用微米划痕法定量检测异质再布线结合力,基于焊球焊盘失效的检测标准,结合Abaqus力学仿真,推导出了聚酰亚胺与低介电晶圆剪应力的临界值τpi为14.61 MPa,通过DOE实验发现当前工艺的聚酰亚胺均可以满足low-k晶圆再布线结合力的要求,最优剪应力高达83.44 MPa,越厚的聚酰亚胺越有利于提高与晶圆之间的结合力。本工作为晶圆级异质再布线层间结合力在线检测标准的建立提供了理论参考,为提升高端电子器件可靠性提供了新的思路。 展开更多
关键词 微米划痕法 晶圆级再布线 low-k材料 聚酰亚胺 结合力
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基于晶圆级封装的微波变频SiP设计
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作者 祝军 王冰 +1 位作者 余启迪 蒋乐 《电子与封装》 2025年第9期1-5,共5页
随着半导体技术日益高密度集成化发展,系统级封装(SiP)成为实现小型化微电子产品的重要技术路径。基于晶圆级封装技术,通过重分布层(RDL)和聚酰亚胺介质层成型的重构晶圆,设计了一种小尺寸的微波变频SiP芯片。该芯片内部主要集成混频器... 随着半导体技术日益高密度集成化发展,系统级封装(SiP)成为实现小型化微电子产品的重要技术路径。基于晶圆级封装技术,通过重分布层(RDL)和聚酰亚胺介质层成型的重构晶圆,设计了一种小尺寸的微波变频SiP芯片。该芯片内部主要集成混频器、低噪声放大器和滤波器等微波单片电路,可实现将K、Ka波段的信号下变频到L波段,芯片尺寸仅为6.9 mm×5.2 mm×0.5 mm。相比传统微组装工艺,基于晶圆级封装工艺设计的微波变频SiP芯片在多通道一致性方面具有很大优势。 展开更多
关键词 晶圆级封装 微波变频SiP 小型化 多通道一致性
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扇出型树脂基晶圆级封装中切割工艺参数对芯片表面脏污的影响研究
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作者 张鹏 陈志斌 曹亮 《中国集成电路》 2025年第8期77-82,共6页
扇出型树脂基晶圆级封装切割工艺中,由于塑封料自身、刀片类型及切割工艺参数的影响,会在切割后的芯片表面残留脏污颗粒,对芯片倒装键合后的底填效果产生影响,进而影响器件整体功能。因此,本文针对脏污产生的原因,以切割刀片类型、划片... 扇出型树脂基晶圆级封装切割工艺中,由于塑封料自身、刀片类型及切割工艺参数的影响,会在切割后的芯片表面残留脏污颗粒,对芯片倒装键合后的底填效果产生影响,进而影响器件整体功能。因此,本文针对脏污产生的原因,以切割刀片类型、划片膜类型、切割水流速和切割液浓度4个因素,采用正交试验法开展切割工艺芯片表面脏污改善方法研究。通过光学显微镜观察并记录试验条件下芯片表面的脏污状况,确定了切割工艺中芯片表面产生脏污因素的顺序为划片膜类型>刀片类型>切割液浓度>切割水流量的规律,固化了扇出型树脂基晶圆级产品切割工艺匹配的切割耗材及工艺参数。 展开更多
关键词 扇出型封装 晶圆级树脂基 脏污颗粒 正交试验法
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融合倒置残差与膨胀重参数化的晶圆缺陷检测算法
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作者 王泉 王梦楠 +2 位作者 孙家栋 陈德基 肖上 《计算机工程与应用》 北大核心 2025年第19期190-201,共12页
针对当前晶圆缺陷检测算法在检测精度、模型参数量和计算量之间难以兼顾的问题,提出一种基于YOLOv8的轻量化晶圆缺陷检测算法(YOLOv8-based lightweight defect detection on wafers,YOLOv8_LDW)。通过融合倒置残差机制和膨胀重参数化模... 针对当前晶圆缺陷检测算法在检测精度、模型参数量和计算量之间难以兼顾的问题,提出一种基于YOLOv8的轻量化晶圆缺陷检测算法(YOLOv8-based lightweight defect detection on wafers,YOLOv8_LDW)。通过融合倒置残差机制和膨胀重参数化模块,设计了C2f_IDR模块并引入主干网络中,增强了模型对复杂缺陷全局上下文信息与局部细节特征的联合建模能力,同时提升推理效率。提出高级筛选路径聚合网络(high-level screening path aggregation network,HSPAN),通过双向筛选与融合机制对颈部网络进行重构,实现了多尺度特征的高效聚合,并有效抑制了冗余特征的干扰。为了进一步提升模型对微小缺陷的关注度以及复杂形状缺陷的回归精度,采用Focaler-Shape IoU损失函数替换传统CIoU损失函数。实验结果表明,改进模型在真实晶圆缺陷数据集上的F1Score和mAP50分别达到97.2%和98.3%,较基线模型提升1.4%和0.8%,参数量和计算量分别降低了42.5%和22.2%,模型大小仅为3.69 MB。此外,改进模型在公共数据集Wafer Defect上进行验证,相较于原模型,R、F1 Score和mAP50分别提升了7.2%、1.8%和2.0%,展现了较强的泛化能力和鲁棒性,可有效适应不同缺陷类型的数据分布。由此表明,改进后的算法能够在保持高检测精度的同时,大幅降低模型参数量和计算成本,满足晶圆缺陷检测对高效性和轻量化的实际应用需求。 展开更多
关键词 晶圆缺陷检测 YOLOv8n 轻量化 Focaler-Shape IoU 高级筛选路径聚合网络(HSPAN)
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金-硅共晶键合技术及其应用 被引量:7
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作者 陈颖慧 施志贵 +2 位作者 郑英彬 王旭光 张慧 《纳米技术与精密工程》 CAS CSCD 北大核心 2015年第1期69-73,共5页
采用金属过渡层来实现硅-硅低温键合,首先介绍了选择钛金作为金属过渡层的原因和金硅共晶键合的基本原理,然后探索了不同键合面积和不同金层厚度对金硅共晶键合质量的影响规律,开展了图形化的硅晶圆和硅盖板之间的低温共晶键合实验研究... 采用金属过渡层来实现硅-硅低温键合,首先介绍了选择钛金作为金属过渡层的原因和金硅共晶键合的基本原理,然后探索了不同键合面积和不同金层厚度对金硅共晶键合质量的影响规律,开展了图形化的硅晶圆和硅盖板之间的低温共晶键合实验研究,获取了最优键合面积的阈值和最优金层厚度.最后将该低温金硅共晶键合技术应用到MEMS器件圆片级封装实验中,实验结果表明较好地实现了MEMS惯性器件的封装强度,但是还存在密封性差的缺陷,需进一步进行实验改进. 展开更多
关键词 圆片级封装 键合 共晶 低温 键合质量检测
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一种硅四层键合的高对称电容式加速度传感器 被引量:7
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作者 徐玮鹤 车录锋 +2 位作者 李玉芳 熊斌 王跃林 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2007年第10期1620-1624,共5页
提出了一种利用体微机械加工技术制作的硅四层键合高对称电容式加速度传感器.采用硅/硅直接键合技术实现中间对称梁质量块结构的制作,然后采用硼硅玻璃软化键合方法完成上、下电极的键合.在完成整体结构圆片级真空封装的同时,通过引线... 提出了一种利用体微机械加工技术制作的硅四层键合高对称电容式加速度传感器.采用硅/硅直接键合技术实现中间对称梁质量块结构的制作,然后采用硼硅玻璃软化键合方法完成上、下电极的键合.在完成整体结构圆片级真空封装的同时,通过引线腔结构方便地实现了中间电极的引线.传感器芯片大小为6.8mm×5.6mm×1.68mm,其中敏感质量块尺寸为3.2mm×3.2mm×0.84mm.对封装的传感器性能进行了初步测试,结果表明制作的传感器漏率小于0.1×10-9cm3/s,灵敏度约为6pF/g,品质因子为35,谐振频率为489Hz. 展开更多
关键词 电容式加速度传感器 硅/硅键合 圆片级真空封装
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圆片级芯片尺寸封装技术及其应用综述 被引量:7
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作者 成立 王振宇 +3 位作者 祝俊 赵倩 侍寿永 朱漪云 《半导体技术》 CAS CSCD 北大核心 2005年第2期38-43,共6页
综述了圆片级芯片尺寸封装(WL-CSP)的新技术及其应用概要,包括WL-CSP的关键工艺技术、封装与测试描述、观测方法和WL-CSP技术的可靠性及其相关分析等。并对比研究了几种圆片级再分布芯片尺寸封装方式的工艺特征和技术要点,从而说明了WL-... 综述了圆片级芯片尺寸封装(WL-CSP)的新技术及其应用概要,包括WL-CSP的关键工艺技术、封装与测试描述、观测方法和WL-CSP技术的可靠性及其相关分析等。并对比研究了几种圆片级再分布芯片尺寸封装方式的工艺特征和技术要点,从而说明了WL-CSP的技术优势及其应用前景。 展开更多
关键词 集成电路 圆片级芯片尺寸封装 技术优势 应用前景
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